半導體器件的金屬柵結構的制作方法

專利名稱：半導體器件的金屬柵結構的制作方法
技術領域：
本披露涉及集成電路制造，尤其涉及金屬柵結構。
背景技術：
由于在一些集成電路(IC)設計中技術節點縮小，希望用金屬柵電極代替典型的多晶硅柵電極，以改善具有減小的特征尺寸的器件性能。形成金屬柵結構的一種工藝被稱為“后柵極”工藝，其中，“最后”制造最終的柵結構，這允許減少在形成柵極之后必須執行的隨后工藝的數量，包括高溫工藝。然而，對于在互補金屬氧化物半導體(CM0Q制造中實現這種特征和工藝是具有挑戰性的。隨著器件之間的柵極長度和間距減小，加重了這些問題。例如，由于鄰近柵極之間的原子擴散導致CMOS器件的閾值電壓轉移，很難實現用于所有CMOS器件的穩定閾值電壓，從而增加了器件不穩定性和/或器件故障的可能性。從而，需要一種閾值電壓對工藝變化不太敏感的金屬柵結構。

發明內容
為了解決上述一個或多個問題，本發明提供一種半導體器件的金屬柵結構，該金屬柵結構對工藝變化不太敏感。根據本發明的一個方面，提供一種半導體器件，該器件包括基板，包括第一有源區、第二有源區、以及插入所述第一有源區和所述第二有源區之間具有第一寬度的隔離區； P-金屬柵電極，在所述第一有源區之上并且延伸超過所述隔離區的所述第一寬度的至少 2/3 ；以及N-金屬柵電極，在所述第二有源區之上并且延伸不超過所述第一寬度的1/3，所述N-金屬柵電極電連接至所述隔離區之上的所述P-金屬柵電極。優選地，第一寬度的范圍從0. 1 μ m至0. 3 μ m。優選地，P-金屬柵電極包括P-功函數金屬層。優選地，P-功函數金屬層的厚度范圍從30埃至80埃。優選地，P-功函數金屬層為TiN。優選地，P-功函數金屬層包括選自TiN、WN、TaN、或Ru組中的材料。優選地，P-金屬柵電極進一步包括在P-功函數金屬層之上的第一信號金屬層。優選地，P-金屬柵電極進一步包括插入P-功函數金屬層和第-信號金屬層之間的N-功函數金屬層。優選地，P-金屬柵電極進一步包括圍繞P-功函數金屬層的第一勢壘層。優選地，N-金屬柵電極包括N-功函數金屬層。優選地，N-功函數金屬層的厚度范圍從30埃至80埃。優選地，N-功函數金屬層為TiAl。優選地，N-功函數金屬層包括選自Ti、Ag、Al、TiAl、TiAlN, TaC, TaCN, TaSiN, Mn、 或^ 組中的材料。
優選地，N-金屬柵電極進一步包括在N-功函數金屬層之上的第二信號金屬層。優選地，N-金屬柵電極進一步包括圍繞N-功函數金屬層的第二勢壘層。優選地，P-金屬柵電極包括第一信號金屬層，N-金屬柵電極包括第二信號金屬層，其中，第一信號金屬層的第一厚度小于第二信號金屬層的第二厚度。根據本發明的另一方面，本發明提供一種在基板之上制造金屬柵結構的方法，該基板包括第一有源區、第二有源區、以及插入第一有源區和第二有源區之間具有第一寬度的隔離區，該方法包括在第一有源區之上的電介質層中形成第一開口，述第一開口延伸超過隔離區的第一寬度的至少2/3 ；用P-功函數金屬層部分地填充第一開口 ；在第二有源區之上鄰近電介質層中的第一開口形成第二開口，第二開口延伸不超過隔離區的第一寬度的 1/3 ；在第一開口和第二開口中沉積N-功函數金屬層，從而，N-功函數金屬層在第一開口中的P-功函數金屬層之上；在第一開口和第二開口中的N-功函數金屬層之上沉積信號金屬層；以及平面化信號金屬層。優選地，第一寬度的范圍從0. 1 μ m至0. 3 μ m。優選地，P-功函數金屬層包括選自TiN、WN、TaN、或Ru組中的材料。優選地，N-功函數金屬層包括選自Ti、Ag、Al、TiAl、TiAlN, TaC, TaCN, TaSiN, Mn、 或^ 組中的材料。


當讀取附圖時，可以從以下詳細描述最好地理解本披露。需要強調的是，根據工業中的標準實踐，多個特征不按照比例繪制并且僅用于說明目的。事實上，為了清楚地說明， 圖中的多個特征的尺寸可以任意增加或減小。圖1是示出根據本披露的多個方面的用于制造包括金屬柵結構的半導體器件的方法的流程圖；圖2示出根據本披露的多個方面的包括金屬柵結構的半導體器件的頂視圖；以及圖3至圖10示出根據本披露的多個方面的圖2中所示的半導體器件在多個制造階段的橫截面圖。
具體實施例方式應該明白，為了實現本發明的不同特征，以下披露提供了多個不同的實施例或實例。為了簡化本披露，以下描述組件和配置的特定實例。當然，存在多個實例并且不旨在限制本發明。例如，在以下描述中在第二特征之上或上形成第一特征可以包括多個實施例，其中，第一特征和第二特征被形成為直接接觸，并且還可以包括附加特征可以形成在第一特征和第二特征之間，使得第一特征和第二特征可以不直接接觸的實施例。為了簡單和清楚起見，可以以不同比例任意地繪制多個特征。而且，本披露可以在多個實例中重復參考標號和/或字符。該重復用于簡化和清楚的目的并且其本身不表示所述的多個實施例和/或配置之間的關系。另外，本披露提供了“后柵極”金屬柵極工藝的實例，然而，本領域技術人員可以認識到到其他工藝的應用和/或其他材料的使用。圖1是示出根據本披露的多個方面的用于制造包括金屬柵結構210(如圖2和圖 IOC中所示)的半導體器件的方法100。圖2示出根據本披露的多個方面的包括金屬柵結構210的半導體器件200的頂視圖。圖3至圖10示出根據本披露的多個方面的圖2中所示的半導體器件在多個制造階段的橫截面圖。標記為字符“A”的每個圖均示出了沿著圖2中的線a-a截取的橫截面圖；標記為字符“B”的每個圖均示出了沿著圖2中的線b_b截取的橫截面圖；以及標記為字符“C”的每個圖均示出了沿著圖2中的線c-c截取的橫截面圖。注意，可以用CMOS技術處理制造部分半導體器件200。從而，應該明白，在圖1的方法100之前、期間、以及之后，可以提供附加工藝，并且在此可以僅簡單地描述一些其他工藝。而且， 為了更好地理解本披露的發明思想，簡化了圖1至圖10C。例如，雖然附圖示出了用于半導體器件200的金屬柵結構210，但是應該明白，半導體器件200可以為IC的一部分，IC可以包括包含有電阻器、電容器、電感器、熔絲等的多個其他器件。圖2示出包括由“后柵極”工藝制造的金屬柵結構210的半導體器件200的頂視圖。基板202包括第一有源區204p、第二有源區20如、以及插入第一有源區204p和第二有源區20 之間具有第一寬度W的隔離區206。半導體器件200包括ρ-型金屬氧化物半導體場效應晶體管(pMOSFET) 200p和η-型金屬氧化物半導體場效應晶體管(nMOSFET) 200η。pMOSFET 200p由P-金屬柵電極210p疊加在第一有源區204p的溝道區之上形成。 P-金屬柵電極210p可以包括但是不限于P-功函數金屬層212p和第一信號金屬層214p。 在一個實施例中，P-金屬柵電極210p在第一有源區204p的外部延伸并且與nMOSFET 200η 的N-金屬柵電極210η電接觸。在本實施例中，P-金屬柵電極2IOp延伸超過隔離區206的第一寬度W的至少2/3的距離Wp。在一個實施例中，第一寬度在0. 1至0. 3μπι的范圍內。nMOSFET 200η由N-金屬柵電極210η疊加在第二有源區20 的溝道區之上形成。 N-金屬柵電極210η可以包括但不限于N-功函數金屬層212η和第二信號金屬層21如。在一個實施例中，N-金屬柵電極210η在第二有源區20 的外部延伸并且與P-金屬柵電極 2IOp電接觸。在本實施例中，N-金屬柵電極2IOn延伸的距離不超過隔離區206的第一寬度W的1/3。P-金屬柵電極210p和N-金屬柵電極210η的結合以下被稱為金屬柵結構 210。在本實施例中，P-金屬柵電極210ρ可以進一步包括插入P-功函數金屬層212ρ和第一信號金屬層214ρ之間的N-功函數金屬層212η，從而由于N-功函數金屬層212η的插入，P-金屬柵電極210ρ可以容納與N-金屬柵電極210η相比更少的信號金屬材料。在本實施例中，第一信號金屬層214ρ和第二信號金屬層21 包括相同的低阻抗導電材料。如果P-金屬柵電極210p和N-金屬柵電極210η延伸隔離區206的第一寬度W的約1/2并且在隔離區206之上相互電接觸，第一信號金屬層214ρ和第二信號金屬層21 之間的濃度梯度(concentration gradient)可以將具有更多信號金屬材料的第二信號金屬層21 驅動至P-功函數金屬層212p，從而改變P-功函數金屬層212p的功函數，導致pMOSFET 200p 的閾值電壓不穩定。在本實施例中，P-金屬柵電極2IOp超過隔離區206的第一寬度W的至少2/3延伸一段距離Wp，其比隔離區206的第一寬度W的1/2更長。與延伸第一寬度W的1/2的配置相比，P-金屬柵電極210p的延伸距離Wp可以更加有效地防止從第二信號金屬層21 到 P-功函數金屬層212p的原子擴散降低pMOSFET 220p的性能。從而，申請人的半導體器件及制造半導體器件200的方法可以幫助P-金屬柵電極210p保持其原始功函數，從而保持 pMOSFET 200p的閾值電壓，并且從而增強器件性能。
而且，圖3-圖10示出根據本披露的多個方面的圖2中所示的半導體器件在多個制造階段的橫截面圖。用字符“A”標記的圖示出根據本披露的多個方面的在多個制造階段沿著圖2中的線a-a截取的pMOSFET 200p的示意性橫截面圖；用字符“B”標記的圖示出根據本披露的多個方面的在多個制造階段沿著圖2的線b-b截取的nMOSF ET200n的示意性橫截面圖；以及用字符“C”標記的圖示出根據本披露的多個方面的在多個制造階段沿著圖 2的線c-c截取的金屬柵結構210的示意性橫截面圖。參考圖3A、圖;3B和圖3C，該方法100開始于步驟102，其中，提供基板202。基板 202可以包括硅基板。在一些實施例中，基板202可以可選地包括硅鍺、砷化鎵、或其他合適的半導體材料。基板202可以進一步包括其他特征，諸如多個摻雜區域、埋層、和/或外延層。而且，基板202可以為絕緣體上半導體，諸如絕緣體上硅(SOI)。在其他實施例中，半導體基板202可以包括摻雜的外延層、梯度半導體層、和/或可以進一步包括疊加在不同類型的另一半導體層之上的半導體層，諸如在硅鍺層上的硅層。在其他實例中，化合物半導體基板可以包括多層硅結構，或者硅基板可以包括多層化合物半導體結構。在本實施例中，半導體基板202可以包括用于pM0SFET200p的第一有源區204p、用于nMOSFET 200η的第二有源區20如、以及插入第一有源區204ρ和第二有源區20 之間且具有第一寬度W的隔離區206。有源區204p、2(Mn根據多種設計需求可以包括多種摻雜配置。例如，第一有源區204p摻雜有η-型雜質，諸如磷或砷；第二有源區20 摻雜有ρ-型雜質，諸如硼或BF2。隔離區206可以形成在基板202上，以相互隔離多個有源區204ρ、204η。隔離區 206可以利用隔離技術，諸如硅的局部氧化(LOCOS)或淺溝槽隔離(STI)，以限定和電隔離多個有源區204ρ、204η。在本實施例中，隔離區206包括STI。隔離區206可以包括多種材料，諸如氧化硅、氮化硅、氮氧化硅、摻氟的硅酸鹽玻璃(FSG)、低-k電介質材料、和/或其結合。在本實施例中，隔離區206和STI可以由任何合適的工藝形成。作為一個實例，STI的形成可以包括通過光刻工藝圖案化半導體基板202，在基板202中蝕刻溝槽(例如，通過使用干蝕刻、濕蝕刻、和/或等離子體蝕刻工藝)，以及用電介質材料填充溝槽(例如，通過使用化學氣相沉積工藝)。在一些實施例中，填充后的溝槽可以具有多層結構，諸如填充有氮化硅或氧化硅的熱氧化物襯層。 還參考圖3A、圖;3B和圖3C，柵極電介質層208可以在基板202之上形成。在一些實施例中，柵極電介質層208可以包括氧化硅、氮化硅、氮氧化硅、或高-k電介質。高_k電介質包括特定金屬氧化物。用于高_k電介質的金屬氧化物的實例包括Li、Be、Mg、Ca、Sr、 Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu 的氧化物、或其混合物。在本實施例中，柵極電介質層208為包括HfOx的高-k電介質層，具有在約10埃至30 埃范圍內的厚度。柵極電介質層208可以使用合適的工藝形成，諸如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、熱氧化、UV-臭氧氧化、或其結合。柵極電介質層 208可以進一步包括界面層(未示出)，以減小柵極電介質層208和基板202之間的損害。 界面層可以包括氧化硅。 在后柵極工藝中，虛擬柵電極層308隨后形成在柵極電介質層208之上。在一些實施例中，虛擬柵電極層308可以包括單層或多層結構。在本實施例中，虛擬柵電極層308 可以包括多晶硅(poly-silicon)。而且，虛擬柵電極層308可以為摻雜的多晶硅，具有均一或梯度摻雜。虛擬柵電極層308可以具有在約30nm至約60nm范圍內的厚度。虛擬柵電極層308可以使用低壓化學氣相沉積(LPCVD)工藝形成。在一個實施例中，LPCVD工藝可以使用硅烷(SiH4)或二氯硅烷(SiH2Cl2)作為硅氣體源，以約580°C至650°C的溫度以及約 200毫托至1托的壓力，在標準LPCVD熔爐中執行。然后，虛擬柵電極層308和柵極電介質層208被圖案化，以產生圖3A至圖3C中所示的結構。一層光刻膠(未示出)通過適當工藝(諸如旋涂)形成在虛擬柵電極層308之上，并且通過光刻圖案化方法被圖案化，以在虛擬柵電極層308之上形成圖案化的光刻膠特征。圖案化光刻膠圖案的寬度在約15nm至45nm的范圍內。然后，圖案化光刻膠特征可以使用干蝕刻工藝被轉印至下層(即，柵極電介質層208和虛擬柵極電介質層308)，以形成 P-虛擬柵極疊層3IOp和N-虛擬柵極疊層310η。隨后，剝除光刻膠層。在另一實例中，硬膜層(未示出)形成在虛擬柵電極層308之上；圖案化光刻膠層形成在硬膜層上；光刻膠層的圖案被轉印至硬膜層，然后被轉印至虛擬柵電極層308和柵極電介質層208，以形成P-虛擬柵極疊層310ρ或N-虛擬柵極疊層310η。硬膜層包括氧化硅。在一些可選實施例中，硬膜層可以選擇性地包括氮化硅、和/或氮氧化硅，并且可以使用諸如CVD或PVD的方法形成。硬膜層具有在約100埃至800埃范圍內的厚度。應該注意，半導體器件200可以經過其他“后柵極”工藝和其他CMOS技術處理，以形成半導體器件200的多個特征。這樣，在此僅簡單地描述多個特征。可以在“后柵極”工藝中，在形成P-金屬柵電極212p和N-金屬柵電極212η之前形成半導體器件200的多個部件。多個部件可以包括輕摻雜的源極區/漏極區(ρ-型和η-型LDD)302p、302n和在有源區204p、2(Mn中并且在P-虛擬柵極疊層310p和N-虛擬柵極疊層310η的相對側上的源極區/漏極區(P-型和η-型S/D) 304p、304n。P-型LDD 302ρ和S/D 304ρ區可以摻雜有 B或化，并且η-型LDD 302η和S/D 30 區可以摻雜有P或As。多個特征可以進一步包括在P-虛擬柵極疊層310p和N-虛擬柵極疊層310η的相對側壁上的柵極隔離物306和層間電介質(ILD)層310。柵極隔離物306可以由氧化硅、氮化硅或其他合適材料形成。ILD 層310可以包括由高縱深比工藝(HARP)和/或高密度等離子體(HDP)沉積工藝形成的氧化物。通過步驟104繼續圖1中的方法100，其中，圖4Α、圖4Β和圖4C中的結構通過在第一有源區204ρ之上的電介質層(即，在柵極隔離物306之間)中形成第一開口 320ρ來生成，其延伸超過隔離區206的第一寬度W的至少2/3。在本實施例中，使用柵極隔離物306 作為硬膜，去除P-虛擬柵極疊層310ρ的虛擬柵電極層308，以在柵極隔離物306中形成第一開口 320ρ，同時N-虛擬柵極疊層310η的虛擬柵電極層308由圖案化的光刻膠層覆蓋。 柵極隔離物306之間的第一開口 320ρ在第一有源區204ρ之上并且延伸超過隔離區206的第一寬度W的至少2/3的距離Wp。可以使用干蝕刻工藝去除P-虛擬柵極疊層310p的虛擬柵電極層308。在一個實施例中，可以使用Cl2、HBr和He作為蝕刻氣體，在約650W至800W 的電源功率下，在約100W至120W的偏置功率、以及約60毫托至200毫托的壓力下執行干蝕刻工藝。通過步驟106繼續圖1中的方法100，其中，圖6A、圖6B和圖6C中的結構通過用 P-功函數金屬層212p部分地填充第一開口 320p生成。P-功函數金屬層212p包括選自 TiN、WN、TaN、Ru或其結合的組中的材料。P-功函數金屬層212p可以通過CVD、PVD、或其他合適的技術形成。P-功函數金屬層212p具有從約30埃至80埃范圍的厚度、。在一些實施例中，在P-功函數金屬層212p沉積之前，可以沉積可選第一勢壘層 (未示出)，以減小信號金屬層214p、214n(如圖2和圖10中所示)到柵極電介質層208的擴散。從而，在第一開口 320p中，第一勢壘層圍繞P-功函數金屬層212p并且第一勢壘層的底部在P-功函數金屬層212p和柵極電介質層208之間。第一勢壘層包括選自TaN和WN 組成的組中的材料。第一勢壘層具有5埃至15埃范圍的厚度。第一勢壘層可以通過CVD、 PVD或其他適當技術形成。從而，第一勢壘層和P-功函數金屬層212p可以在隔離區206之上相互電接觸。從而，第一勢壘層和N-功函數金屬層212η可以在隔離區206之上相互電接觸。在本實施例中，P-功函數金屬層212ρ首先沉積在柵極電介質層208、柵極隔離物 306、以及ILD 310層之上，以部分地填充第一開口 320ρ。下一步是在P-功函數金屬層212ρ 之上沉積犧牲層312 (如圖5Α、圖5Β和圖5C所示)，以基本填充第一開口 320ρ。犧牲層312 可以包括但不限于多晶硅、光刻膠(P 或旋涂玻璃(SOG)。犧牲層312可以通過CVD、PVD、 ALD、旋涂或其他合適技術來形成。然后，執行化學機械拋光(CMP)工藝，以去除第一開口 320外部的部分犧牲層312 和P-功函數金屬層212p。從而，當達到ILD層310時，CMP工藝可以停止，從而提供基本平坦的表面。最后，第一開口 320p中剩余的犧牲層312可以通過干蝕刻工藝和/或濕蝕刻工藝去除，以暴露P-功函數金屬層212p (如圖6A、圖6B和圖6C中所示)。例如，如果犧牲層 312包括多晶硅、PR或S0G，則干/濕蝕刻化學產品可以包括F、Cl、以及Br基蝕刻劑，以選擇性地去除第一開口 320p中的剩余犧牲層312。通過步驟108繼續圖1中的方法100，其中，圖7A、圖7B和圖7C中的結構通過在第二有源區20 之上鄰近電介質層中的第一開口 320p( S卩，在柵極隔離物306之間)形成第二開口 320η，其延伸不超過隔離區206的第一寬度W的1/3。在一個實施例中，使用柵極隔離物306和剩余P-功函數金屬層212ρ作為硬掩膜，去除N-虛擬柵極疊層310η的虛擬柵電極層308，以在柵極隔離物306中形成第二開口 320η。柵極隔離物306之間的第二開口 320η在第二有源區20 之上并且延伸不超過隔離區206的第一寬度W的1/3的距離 Wn。可以使用濕蝕刻和/或干蝕刻工藝去除N-虛擬柵極疊層310η的虛擬柵電極層308。 在一個實施例中，濕蝕刻工藝包括暴露包含氫氧化銨、稀釋的HF、去離子水和/或其他適當蝕刻劑溶液的氫氧化銨溶液。在另一實施例中，可以使用Cl2、HBr和He作為蝕刻氣體，在約650W至800W的電源功率、約100W至120W的偏置功率、以及約60毫托至200毫托的壓力下，執行干蝕刻工藝。通過步驟110繼續圖1中的方法100，其中，圖8A、圖8B和圖8C中的結構通過在第一開口 320p和第二開口 320η中沉積N-功函數金屬層212η來生成，其中，N-功函數金屬層212η在第一開口 320ρ中的P-功函數金屬層212ρ之上。N-功函數金屬層212η包括選自 Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、MnjP Zr 組中的材料。N-功函數金屬層 212η 具有從約30埃至80埃范圍的厚度t2。N-功函數金屬層212η可以通過CVD、PVD或其他合適技術形成。從而，N-功函數金屬層212η和P-功函數金屬層212ρ在隔離區206之上相互電接觸。而且，N-功函數金屬層212η在第一開口 320ρ中的P-功函數金屬層212ρ之上。在一些實施例中，可以在N-功函數金屬層212η沉積之前沉積可選第二勢壘層(未示出)，以減少信號金屬層214p、214n(如圖2和圖10所示)到柵極電介質層208的擴散。在第一開口 320p中，第二勢壘層在N-功函數金屬層212η和P-功函數金屬層212p之間。而且，在第二開口 320η中，第二勢壘層圍繞N-功函數金屬層212η，并且第二勢壘層的底部在N-功函數金屬層212η和柵極電介質層208之間。第二勢壘層包括選自TaN、WN或其結合的組中的材料。第二勢壘層具有從5埃至15埃范圍的厚度。第二勢壘層可以通過 CVD, PVD或其他合適技術形成。從而，第二勢壘層和P-功函數金屬層212p可以在隔離區 206之上相互電接觸；第二勢壘層和N-功函數金屬層212η可以在隔離區206之上相互電接觸；以及第二勢壘層和第一勢壘層可以在隔離區206之上相互電接觸。通過步驟112繼續圖1中的方法100，其中，圖9Α、圖9Β和圖9C中的結構通過在第一開口 320ρ和第二開口 320η中的N-功函數金屬層212η之上沉積信號金屬層214來生成。信號金屬層214包括選自Al、Cu、W或其結合的組中的材料。信號金屬層214可以通過 CVD, PVD或其他合適技術形成。在一些實施例中，可以在沉積信號金屬層214之前沉積可選第三勢壘層(未示出)，以減少信號金屬層214p、214n(如圖2和圖10中所示)到柵極電介質層208的擴散。 從而，第三勢壘層在N-功函數金屬層212η和信號金屬層214之間。第三勢壘層包括選自 TiN、TaN、WN或其結合的組中的材料。第三勢壘層具有從20埃至40埃范圍的厚度。第三勢壘層可以通過CVD、PVD或其他合適技術形成。通過步驟114繼續圖1中的方法，其中，圖2、圖10A、圖IOB和圖IOC中的結構通過平面化信號金屬層214來生成。執行CMP，以去除第一開口 320p和第二開口 320η外部的信號金屬層214和N-功函數金屬層212η。從而，當達到ILD層310時，CMP工藝可以停止，從而提供基本平坦的表面。第一開口 320ρ中的信號金屬層214被稱為第一信號金屬層 214ρ，以及第二開口 320η中的信號金屬層214被稱為第二信號金屬層214η。在本實施例中，第一信號金屬層214ρ的最大厚度t3小于第二信號金屬層21 的最大厚度t4。例如， 第一信號金屬層214p具有從350埃至450埃范圍的最大厚度t3，并且第二信號金屬層21 具有從380埃至500埃范圍的最大厚度t4。從而，P-金屬柵電極210p可以包括但不限于P-功函數金屬層212p、N_功函數金屬層212η和第一信號金屬層214p。N-金屬柵電極210η可以包括但不限于N-功函數金屬層212η和第二信號金屬層214n。P-金屬柵電極210ρ和N-金屬柵電極210η的結合被稱為金屬柵結構210。雖然第二信號金屬層21 的厚度增加可以產生濃度梯度以將具有更多信號金屬材料的第二信號金屬層21 驅至P-功函數金屬層212p，P-金屬柵電極210p的延伸距離 Wp更長，可以更有效地避免第二信號金屬層21 到P-功函數金屬層212p的原子擴散。從而，申請人的制造半導體器件200的方法可以制造保持其功函數的P-金屬柵電極210p，從而不改變pMOSFET 200p的閾值電壓，并且因此增強器件性能。應該明白，半導體器件200可以經過進一步的CMOS工藝，以形成多個特征，諸如接點/通孔、互連金屬層、電介質層、鈍化層等。可以看出，改進后的P-金屬柵電極210P提供穩定的功函數，以保持pMOSFET 200p的穩定閾值電壓，從而增強器件性能。上述多個實施例的特征使得本領域技術人員可以更好地理解本披露的多個方面。 本領域技術人員應該認識到，可以容易地使用本披露作為設計或修改用于實現與在此介紹的實施例的目的和/或優點相同的其他工藝和結構的基礎。本領域技術人員還應該認識到，這種等效結構不脫離本披露的精神和范圍，并且在不脫離本披露的精神和范圍的情況下，在此可以作出多種改變、替換和修改。
權利要求
1.一種半導體器件，包括基板，包括第一有源區、第二有源區、以及插入所述第一有源區和所述第二有源區之間具有第一寬度的隔離區；P-金屬柵電極，在所述第一有源區之上并且延伸超過所述隔離區的所述第一寬度的至少2/3 ；以及N-金屬柵電極，在所述第二有源區之上并且延伸不超過所述第一寬度的1/3，所述 N-金屬柵電極電連接至所述隔離區之上的所述P-金屬柵電極。
2.根據權利要求1所述的半導體器件，其中，所述第一寬度的范圍從0.Ιμπι至 0. 3 μ m，其中，所述P-金屬柵電極包括P-功函數金屬層，其中，所述P-功函數金屬層的厚度范圍從30埃至80埃。
3.根據權利要求2所述的半導體器件，其中，所述P-功函數金屬層為TiN。
4.根據權利要求2所述的半導體器件，其中，所述P-功函數金屬層包括選自TiN、WN、 TaN、或Ru組中的材料，其中，所述P-金屬柵電極進一步包括在所述P-功函數金屬層之上的第一信號金屬層，其中，所述P-金屬柵電極進一步包括插入所述P-功函數金屬層和所述第一信號金屬層之間的N-功函數金屬層。
5.根據權利要求2所述的半導體器件，其中，所述P-金屬柵電極進一步包括圍繞所述 P-功函數金屬層的第一勢壘層，其中，所述N-金屬柵電極包括N-功函數金屬層。
6.根據權利要求5所述的半導體器件，其中，所述N-功函數金屬層的厚度范圍從30埃至80埃，其中，所述N-功函數金屬層為TiAl。
7.根據權利要求5所述的半導體器件，其中，所述N-功函數金屬層包括選自Ti、Ag、 Al、TiAl、TiAIN、TaC, TaCN, TaSiN, Mn、或&組中的材料，其中，所述N-金屬柵電極進一步包括在所述N-功函數金屬層之上的第二信號金屬層，其中，所述N-金屬柵電極進一步包括圍繞所述N-功函數金屬層的第二勢壘層。
8.根據權利要求1所述的半導體器件，其中，所述P-金屬柵電極包括第一信號金屬層， 以及所述N-金屬柵電極包括第二信號金屬層，其中，所述第一信號金屬層的第一厚度小于所述第二信號金屬層的第二厚度。
9.一種在基板之上制造金屬柵結構的方法，所述基板包括第一有源區、第二有源區、以及插入所述第一有源區和所述第二有源區之間具有第一寬度的隔離區，所述方法包括在所述第一有源區之上的電介質層中形成第一開口，所述第一開口延伸超過所述隔離區的所述第一寬度的至少2/3 ；用P-功函數金屬層部分地填充所述第一開口 ；在所述第二有源區之上鄰近所述電介質層中的所述第一開口形成第二開口，所述第二開口延伸不超過所述隔離區的所述第一寬度的1/3 ；在所述第一開口和所述第二開口中沉積N-功函數金屬層，從而，所述N-功函數金屬層在所述第一開口中的所述P-功函數金屬層之上；在所述第一開口和所述第二開口中的所述N-功函數金屬層之上沉積信號金屬層；以及平面化所述信號金屬層。
10.根據權利要求9所述的半導體器件，其中，所述第一寬度的范圍從0.ιμπι至·0. 3 μ m，其中，所述P-功函數金屬層包括選自TiN、WN、TaN、或Ru組中的材料，其中，所述 N-功函數金屬層包括選自Ti、Ag、Al、TiAl、TiAlN,TaC, TaCN,TaSiN、Mn、或rLr組中的材料。
全文摘要
本申請披露了一種半導體器件，包括基板，具有第一有源區、第二有源區、以及插入第一有源區和第二有源區之間具有第一寬度的隔離區；P-金屬柵電極，在第一有源區之上并且延伸隔離區的第一寬度的至少2/3；以及N-金屬柵電極，在第二有源區之上并且延伸不超過第一寬度的1/3。N-金屬柵電極電連接至隔離區之上的P-金屬柵電極。
文檔編號H01L21/336GK102437185SQ20111006122
公開日2012年5月2日 申請日期2011年3月14日 優先權日2010年9月29日
發明者周漢源, 莊學理, 張立偉, 朱鳴, 楊寶如 申請人:臺灣積體電路制造股份有限公司