專利名稱：分柵閃存單元及其制造方法
技術領域：
本發明的實施例涉及閃速存儲器，特別涉及分柵閃存單元及其制造方法。
背景技術：
在目前的半導體產業中，集成電路產品主要可分為三大類型邏輯、存儲器和模擬電路，其中存儲器件在集成電路產品中占了相當大的比例。而在存儲器件中，近年來閃速存儲器(閃存，flash memory)的發展尤為迅速。它的主要特點是在不加電的情況下能長期保持存儲的信息，具有高集成度、較快的存取速度、易于擦除和重寫等多項優點，因而在微機、 自動化控制等多項領域得到了廣泛的應用。閃存的標準物理結構稱為閃存單元(bit)。閃存單元的結構與常規MOS晶體管不同。常規的MOS晶體管的柵極(gate)和導電溝道間由柵極絕緣層隔開，一般為氧化層 (oxide)；而閃存在控制柵(CG control gate，相當于常規的MOS晶體管的柵極)與導電溝道間還多了一層物質，稱之為浮柵(Refloating gate)。由于浮柵的存在，使閃存可以完成三種基本操作模式即讀、寫、擦除。即便在沒有電源供給的情況下，浮柵的存在可以保持存儲數據的完整性。閃存中的分離柵存儲器具有很多優點，例如可以避免漏電流而導致的過擦除問題，具有低編程電壓，而且編程效率高。圖1給出現有分離柵存儲器的存儲單元(分柵閃存單元)的結構示意圖。每個分柵閃存單元包括二個存儲晶體管200和與之相鄰的字線 300 (WL :word line)，每個存儲晶體管200是一個存儲子單元，并且兩個存儲晶體管200共用字線300，所述存儲晶體管200包括浮柵101、控制柵105，所述浮柵101與控制柵105間具有層間絕緣層102 ；同時在控制柵105和層間絕緣層102兩側形成有側墻104，所述字線 120與浮柵101之間具有隧穿絕緣層103。近年來，已經提出具有硅-氧化物-氮化物-氧化物-硅結構的非易失性存儲器， 即S0N0S快閃存儲器。S0N0S快閃存儲器具有很薄的單元，其便于制造且容易結合至例如集成電路的外圍區域(peripheral region)和/或邏輯區域(logic region)中。關于S0N0S快閃存儲器的更多信息，請參考公開號為CN101183665A的中國專利申請。在如題專利中提供了一種以氮化硅為存儲物質的S0N0S快閃存儲器。但是現有的S0N0S快閃存儲器編程電壓比較大，并且器件小型化受到限制。
發明內容
本發明解決的問題是提供編程電壓小，有利于器件小型化的分柵閃存單元及其制造方法。為解決上述問題，本發明的實施例一種分柵閃存單元制造方法，包括提供半導體襯底，所述半導體襯底表面依次形成有選擇柵柵介質層、選擇柵電極層；依次刻蝕所述選擇柵電極層、選擇柵柵介質層、半導體襯底，在所述半導體襯底內形成溝槽；在所述溝槽表面依次形成隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線；在字線兩側形成選擇柵；在選擇柵兩側形成源、漏區。可選地，所述選擇柵電極層表面還包括犧牲氧化層。可選地，形成選擇柵的步驟包括在字線和頂部氧化層表面形成刻蝕阻擋層，所述刻蝕阻擋層含有開口，所述開口的位置與后續形成的源、漏區的位置相對應；沿所述開口依次刻蝕所述頂部氧化層、存儲層、隧穿氧化層、選擇柵電極層，直至暴露選擇柵柵介質層。可選地，所述隧穿氧化層的厚度為10-50埃。可選地，所述頂部氧化層的厚度為70-120埃。可選地，所述存儲層的材料是氮化硅。可選地，所述存儲層的厚度是50-100埃。可選地，溝槽深度的范圍是100-1000埃。可選地，在所述字線頂部形成刻蝕保護層，再采用干法刻蝕工藝去除位于字線兩側半導體襯底表面的存儲層。相應地，本發明的實施例還提供一種分柵閃存單元，包括半導體襯底，所述半導體襯底內形成有溝槽；依次形成在所述溝槽表面的隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線；位于字線兩側的選擇柵；形成于選擇柵兩側的源、漏區。可選地，所述存儲層的材料是氮化硅。可選地，所述存儲層的厚度是50-100埃。可選地，所述溝槽深度的范圍是100-1000埃。與現有技術相比，本發明的實施例的實施例具有以下優點綜上，本發明的實施例在半導體襯底內形成存儲層，編程時，電子在外加電壓的作用下，沿著半導體襯底內選擇柵溝道的方向移動，穿過隧穿氧化層進入存儲層中。因為電子由半導體襯底進入存儲層的過程不需要改變運動方向，或者運動方向改變的角度很小，所以有效降低了編程電壓，提高了編程效率，并且有利于器件的小型化。此外，本發明的實施例以氮化硅不飽和鍵存儲數據，所以對數據采用的是局域化分離存儲，任何局部的隧穿氧化層缺陷不會導致明顯的器件性能的漂移，因此可以在一定限度內減薄隧穿氧化層的厚度，從而有利于器件尺寸的縮小，并且具有低編程電壓、低功耗、快速讀寫等優良特性。
圖1是現有分柵存儲單元的結構示意圖。圖2是本發明的一個實施例所提供的分柵閃存單元制造方法的流程示意圖。圖3至圖9是本發明一個實施例所提供的分柵閃存單元制造方法的剖面示意圖。
具體實施例方式由背景技術可知，現有SONOS快閃存儲器的編程電壓較大，并且器件小型化受到限制。本發明的發明人針對上述問題進行研究，發現現有SONOS快閃存儲器編程時，半導體襯底內部的熱電子在編程電壓的作用下，沿垂直于半導體襯底的方向隧穿進入氮化硅層。 因為需要改變電子的運動方向，所以編程電壓比較大，并且不利于器件的小型化。發明人經過進一步研究，在本發明的實施例中提供一種分柵閃存單元及其制造方法。本發明的實施例所提供的分柵閃存單元及其制造方法，包括提供半導體襯底，所述半導體襯底表面依次形成有選擇柵柵介質層、選擇柵電極層；依次刻蝕所述選擇柵電極層、選擇柵柵介質層、半導體襯底，在所述半導體襯底內形成溝槽；在所述溝槽表面依次形成隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線；在所述字線兩側形成選擇柵；在選擇柵兩側形成源、漏區。采用本發明的實施例所提供的分柵閃存單元制造方法可以提高分柵閃存單元的編程效率，并且有利于分柵閃存單元的小型化。為使本發明的實施例的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的實施例的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節以便于充分理解本發明的實施例。但是本發明的實施例能夠以很多不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明的實施例內涵的情況下做類似推廣，因此本發明的實施例不受下面公開的具體實施例的限制。其次，本發明的實施例利用示意圖進行詳細描述，在詳述本發明實施例時，為便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是實例，其在此不應限制本發明保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。圖2是本發明的一個實施例所提供的分柵閃存單元制造方法的流程示意圖，包括步驟S101，提供半導體襯底，所述半導體襯底表面依次形成有選擇柵柵介質層、選擇柵電極層；步驟S102，依次刻蝕所述選擇柵電極層、選擇柵柵介質層、半導體襯底，在所述半導體襯底內形成溝槽；步驟S103，在所述溝槽表面依次形成隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線多晶硅層；步驟S104，對所述字線多晶硅層進行平坦化處理，直至暴露頂部氧化層，形成字線.
一入 ，步驟S105，依次刻蝕頂部氧化層、存儲層、隧穿氧化層、選擇柵電極層，形成選擇柵；
步驟S106，形成覆蓋選擇柵側壁的側墻；步驟S107，以所述側墻為掩膜，在選擇柵兩側形成源、漏區。參考圖3，執行步驟S101，提供半導體襯底100，所述半導體襯底100表面依次形成有選擇柵柵介質層110、選擇柵電極層120。具體的，半導體襯底100可以是單晶、多晶或非晶結構的硅、或硅鍺(SiGe)，也可以是絕緣體上硅(SOI)，或者還可以包括其它的材料，例如銻化銦、碲化鉛、砷化銦、磷化銦、 砷化鎵或銻化鎵。雖然在此描述了可以形成半導體襯底100的材料的幾個示例，但是可以作為半導體襯底的任何材料均落入本發明的實施例的精神和范圍。本實施例中，選擇柵柵介質層110的材料是氧化硅，采用熱氧化形成所述選擇柵柵介質層110，形成所述選擇柵柵介質層110的工藝氣體中包括含硅氣體和氧氣，所述含硅氣體為SiH2Cl2或5讓4。受真空條件的限制，工藝氣體中還包括用于稀釋的N2。所形成的選擇柵柵介質層110的厚度為70-120埃。所述選擇柵柵介質層的厚度太大，會增大選擇柵電極層120 (后續經過刻蝕形成選擇柵)與半導體襯底100之間的距離，從而減小選擇柵電極層120與半導體襯底100之間的電容，從而降低閃速存儲器的正常的工作電流。在本實施例中，選擇柵電極層120的材料是多晶硅，所述選擇柵電極層120的形成工藝為化學氣相沉積工藝，所述選擇柵電極層120的厚度為500-1000埃。所述選擇柵電極層120的作用是在后續過程中形成選擇柵。參考圖4，執行步驟S102，依次刻蝕所述選擇柵電極層120、選擇柵柵介質層110、 半導體襯底100，在所述半導體襯底100內形成溝槽130。在本實施例中，在選擇柵電極層120表面形成光刻膠層，所述光刻膠層含有開口， 所述開口的位置及寬度與后續形成的溝槽的位置及寬度相對應，然后沿所述開口依次刻蝕選擇柵電極層120、選擇柵柵介質層110、半導體襯底100，在所述半導體襯底100內形成溝槽130，形成溝槽130后，去除光刻膠層，比如采用灰化工藝去除所述光刻膠層。在本發明的可選實施例中，所述選擇柵電極層120和光刻膠層之間還包括犧牲介質層(未示出)，所述犧牲介質層在刻蝕以及去除光刻膠的步驟中，對選擇柵電極層120形成保護。后續步驟中，所形成的犧牲介質層可以根據工藝需要去除或者保留。所述刻蝕可以利用本領域技術人員熟知的方法進行刻蝕，例如利用等離子干法刻蝕。具體包括選用電感耦合等離子體型刻蝕設備，在刻蝕過程中，例如刻蝕氣體包括氬氣 Ar以及四氟甲烷CF4、六氟乙烷C2F6和三氟甲烷CHF3等含氟氣體。在反應室內同時通入上述氣體，其中氬氣Ar起到稀釋刻蝕氣體的作用，其流量為100SCCm-300SCCm。起刻蝕作用的氣體中，四氟甲烷CF4的流量為50sccm-100sccm ；六氟乙烷C2F6的流量為100sccm-400sccm ； 三氟甲烷CHF3W流量為lOsccm-lOOsccm。反應室內將所述氣體電離為等離子體的射頻功率源的輸出功率為50W-1000W ；射頻偏置功率源的輸出功率為50W-250W。反應室內的壓力設置為50mTOrr-00mTOrr，半導體基底溫度控制在20°C和90°C之間。上述等離子刻蝕的過程是一種各向異性的刻蝕，刻蝕氣體和稀釋氣體的共同作用使刻蝕后的溝槽為斜面。所述刻蝕工藝還可以在其它刻蝕設備中進行，如電容耦合等離子體型刻蝕設備、感應耦合等離子刻蝕設備。所形成的溝槽深度可以根據工藝需要進行設置，在本實施例中，所述溝槽的深度為 100-1000 埃。
參考圖5，執行步驟S103，在所述溝槽表面依次形成隧穿氧化層140、存儲層150、 頂部氧化層160，以及填充滿所述溝槽的字線多晶硅層170。所述隧穿氧化層140的材料為二氧化硅，所述隧穿氧化層140的形成工藝為熱氧化工藝，所形成的隧穿氧化層140的厚度為10-50埃。所述存儲層150的作用是存儲數據，在本實施例中，所述存儲層150的材料是氮化硅，所述存儲層150的形成工藝是化學氣相沉積法，所述存儲層150的厚度范圍是50-100埃。所述頂部氧化層160的材料是氧化硅，所述頂部氧化層160的形成工藝為化學氣相沉積工藝，所形成的頂部氧化層160的厚度是70-120埃。所述隧穿氧化層140、存儲層150、頂部氧化層160構成ONO結構。所述存儲層150 的材料是氮化硅，因為氮原子核外電子排布結構為最外層有五個電子，硅原子核外電子排布結構為最外層有四個電子，所以氮原子與硅原子鍵合時，最外層電子之和為九，所以會形成氮硅不飽和鍵。編程時，在外部電壓的作用下，熱電子(在本實施例中，閃存以電子為載流子，本發明的其他實施例中，閃存的載流子也可以是空穴)沿后續形成的選擇柵溝道運動，并沿平行于箭頭I的方向穿過隧穿氧化層140，被存儲層150中的氮硅不飽和鍵所捕獲， 從而實現了對器件的編程。由圖5可以看出，熱電子由后續形成選擇柵溝道穿過隧穿氧化層140，被存儲層 150中的氮硅不飽和鍵所捕獲的過程中，不需要改變電子的運動的方向，所以可以降低編程電壓。而在現有的SONOS快閃存儲器中，存儲層位于半導體襯底表面，在編程過程中，電子需要在直于半導體襯底方向的電壓的作用下，穿過隧穿氧化層進入存儲層，從而需要一個比較大的編程電壓。所以，采用本發明的實施例所提供的快閃存儲器形成方法可以降低編程電壓，并且有利于器件的小型化。此外，本發明的實施例中采用分離的氮化硅不飽和鍵存儲數據，任何局部的隧穿氧化層缺陷不會導致明顯的器件性能的漂移，因此可以在一定限度內減薄隧穿氧化層的厚度，從而有利于器件尺寸的縮小，并且具有低編程電壓、低功耗、快速讀寫等優良特性。所述字線多晶硅層170的形成工藝為化學氣相沉積工藝，所形成的字線多晶硅層 170填充滿整個溝槽130，并覆蓋半導體襯底100表面。參考圖6，執行步驟S104，對所述字線多晶硅層170進行平坦化處理，直至暴露頂部氧化層160，形成字線180。在本發明的一個實施例中，采用化學機械研磨的方法對所述字線多晶硅層170進行平坦化處理。參考圖7，執行步驟S105，依次刻蝕頂部氧化層160、存儲層150、隧穿氧化層140、 選擇柵電極層120，形成選擇柵190。如圖6和圖7所示，形成選擇柵的步驟還包括形成覆蓋所述字線180和選擇柵 190的光刻膠層200，以所述光刻膠層200為掩膜依次刻蝕頂部氧化層160、存儲層150、隧穿氧化層140、選擇柵電極層120，刻蝕后的選擇柵電極層120與選擇柵柵介質層110構成選擇柵190，形成選擇柵190后還包括去除光刻膠層200的步驟。因為后續工藝中還需要形成覆蓋所形成的閃存單元的隔離介質層，所以在本實施例中，在步驟S105中以選擇柵柵介質層110為上述刻蝕步驟的刻蝕停止層。選擇柵柵介質層110可以保護半導體襯底100，避免在刻蝕過程中，或者后續的離子注入過程中對所述半導體襯底100造成損傷。在本發明的其他實施例中，也可以選擇去除選擇柵柵介質層110，在后續工藝中， 在半導體襯底100表面形成隔離介質層。在本發明其他實施例中，還可以在字線180表面形成刻蝕保護層，然后利用干法刻蝕工藝去除形成于選擇柵190表面的隧穿氧化層140和存儲層150。因為字線180表面形成有刻蝕保護層，所以所述干法刻蝕工藝不會對字線180造成損傷。參考圖8，執行步驟S106，形成覆蓋選擇柵190側壁的側墻210。形成所述側墻210的工藝為本領域技術人員所熟知，在此不再贅述。參考圖9，執行步驟S107，以所述側墻210為掩膜，在選擇柵190兩側形成源、漏區 300。可以采用現有的工藝形成所述源、漏區300。在后續工藝中，可以選擇去除位于源、漏區300表面的選擇柵柵介質層110，或者保留位于源、漏區300表面的選擇柵柵介質層110。相應地，本發明的實施例還提供通過上述方法所形成的分柵閃存單元，請參考圖 9，包括半導體襯底100，所述半導體襯底100內形成有溝槽；依次形成在所述溝槽表面的隧穿氧化層140、存儲層150、頂部氧化層160，以及填充滿所述溝槽的字線180 ；位于字線180兩側的選擇柵190 ；形成于選擇柵兩側的源、漏區。所述存儲層150的材料是氮化硅，所述存儲層150的厚度為50-100埃。所述淺溝槽的深度是100-1000埃。所述淺溝槽沿垂直于半導體襯底100的方向的截面可以是半圓形、矩形、或者其他形狀。綜上，本發明的實施例在半導體襯底內形成存儲層，編程時，電子在外加電壓的作用下，沿著半導體襯底內選擇柵溝道的方向運動，穿過隧穿氧化層進行存儲層中。因為電子由半導體襯底進入存儲層的過程不需要改變運動方向，或者運動方向改變的角度很小，所以有效降低了編程電壓，提高了編程效率，并且有利于器件的小型化。此外，本發明的實施例以氮化硅不飽和鍵存儲數據，所以對數據采用的是局域化分離存儲，任何局部的隧穿氧化層缺陷不會導致明顯的器件性能的漂移，因此可以在一定限度內減薄隧穿氧化層的厚度，從而有利于器件尺寸的縮小，并且具有低編程電壓、低功耗、快速讀寫等優良特性。本發明雖然已以可佳實施例公開如上，但其并不是用來限定本發明的實施例，任何本領域技術人員在不脫離本發明的實施例的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發明的實施例技術方案做出可能的變動和修改，因此，凡是未脫離本發明的實施例技術方案的內容，依據本發明的實施例的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發明的實施例技術方案的保護范圍。
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權利要求
1.一種分柵閃存單元制造方法，其特征在于，包括提供半導體襯底，所述半導體襯底表面依次形成有選擇柵柵介質層、選擇柵電極層； 依次刻蝕所述選擇柵電極層、選擇柵柵介質層、半導體襯底，在所述半導體襯底內形成溝槽；在所述溝槽表面依次形成隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線.一入 ，在字線兩側形成選擇柵； 在選擇柵兩側形成源、漏區。
2.依據權利要求1的分柵閃存單元制造方法，其特征在于，所述存儲層的材料是氮化娃。
3.依據權利要求1的分柵閃存單元制造方法，其特征在于，所述存儲層的厚度是 50-100 埃。
4.依據權利要求1的分柵閃存單元制造方法，其特征在于，溝槽深度的范圍是 100-1000 埃。
5.依據權利要求1的分柵閃存單元制造方法，其特征在于，所述選擇柵電極層表面還包括犧牲氧化層。
6.依據權利要求1的分柵閃存單元制造方法，其特征在于，形成選擇柵的步驟包括在字線和頂部氧化層表面形成刻蝕阻擋層，所述刻蝕阻擋層含有開口，所述開口的位置與后續形成的源、漏區的位置相對應；沿所述開口依次刻蝕所述頂部氧化層、存儲層、隧穿氧化層、選擇柵電極層，直至暴露選擇柵柵介質層。
7.依據權利要求1的分柵閃存單元制造方法，其特征在于，所述隧穿氧化層的厚度為 10-50 埃。
8.依據權利要求1的分柵閃存單元制造方法，其特征在于，所述頂部氧化層的厚度為 70-120 埃。
9.依據權利要求1的分柵閃存單元制造方法，其特征在于，還包括，在所述字線頂部形成刻蝕保護層，再采用干法刻蝕工藝去除位于字線兩側半導體襯底表面的存儲層。
10.一種分柵閃存單元，其特征在于，包括 半導體襯底，所述半導體襯底內形成有溝槽；依次形成在所述溝槽表面的隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線；位于字線兩側的選擇柵； 形成于選擇柵兩側的源、漏區。
11.依據權利要求10的分柵閃存單元，其特征在于，所述存儲層的材料是氮化硅。
12.依據權利要求10的分柵閃存單元，其特征在于，所述存儲層的厚度是50-100埃。
13.依據權利要求10的分柵閃存單元，其特征在于，所述溝槽深度的范圍是100-1000埃。
全文摘要
一種分柵閃存單元制造方法，包括提供半導體襯底，所述半導體襯底表面依次形成有選擇柵柵介質層、選擇柵電極層；依次刻蝕所述選擇柵電極層、選擇柵柵介質層、半導體襯底，在所述半導體襯底內形成溝槽；在所述溝槽表面依次形成隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線多晶硅層；對所述字線多晶硅層進行平坦化處理，直至暴露頂部氧化層，形成字線；依次刻蝕頂部氧化層、存儲層、隧穿氧化層、選擇柵電極層，形成選擇柵；形成覆蓋選擇柵側壁的側墻；以所述側墻為掩膜，在選擇柵兩側形成源、漏區。本發明的實施例提供通過上述方法所形成的分柵閃存單元。采用本發明的實施例可以降低分柵閃存單元的編程電壓，并且有利于器件的小型化。
文檔編號H01L21/768GK102163576SQ20111005835
公開日2011年8月24日 申請日期2011年3月10日 優先權日2011年3月10日
發明者曹子貴 申請人:上海宏力半導體制造有限公司