專利名稱：三維層疊半導體集成電路的制作方法
技術領域：
本發明的各個實施例涉及半導體電路，更具體而言涉及三維層疊半導體集成電路。
背景技術：
半導體集成電路為了提高集成效率，一般包括兩個或更多個芯片。近年來，已經開發出三維層疊半導體集成電路，其通過使用穿通硅通孔(TSV，through-Silicon via)而具有多個芯片的界面。圖1是現有的三維層疊半導體集成電路的截面圖。參照圖1，三維層疊半導體集成電路1可以包括層疊在襯底2上并經由多個TSV彼此相連接的多個片層(slice)(例如多個芯片CHIPO至CHIP3)。圖2是現有的三維層疊半導體集成電路的框圖。如圖2所示，三維層疊半導體集成電路10可以包括經由多個TSV彼此相耦接的多個片層。多個片層可以包括主片層MASTER_SLICE 20和多個從片層SLAVE_SLICE0至 SLAVE_SLICE3。為了簡化起見，圖2僅圖示了一個從片層SLAVE_SLICE330。從片層SLAVE_ SLICEO至SLAVE_SLICE3中的每個可以包括多個存儲體。主片層MASTER_SLICE 20包括譯碼模塊21和驅動器22。譯碼模塊21通過使用時鐘信號CLK對命令CMD進行譯碼，以產生激活控制信號RACIXO 15>_S0至RACT<0 15>_S3。 驅動器22驅動激活控制信號RACT<0:15>_S0至RACT<0 15>_S3，并經由多個TSV來傳送被驅動的激活控制信號RACIXO 15>_S0至RACIXO 15>_S3。從片層SLAVE_SLICE3包括接收器31和存儲體控制單元32。接收器31接收經由所述多個TSV傳送來的激活控制信號RACIXO 15>_S0至RACT<0 15>_S3之中的與接收器31 相關的激活控制信號RACIXO 15>_S3，并將激活控制信號RACT<0 15>_S3傳送至存儲體控制單元32。存儲體控制單元32響應于激活控制信號RACIXO 15>_S3來控制相應的存儲體的激活與預充電操作。如圖2所示，在激活控制信號RACIXO 15>_S0至RACT<0 15>_S3之中，用于控制第三片SLICE3的第零存儲體的激活與預充電操作的激活控制信號RACT<0>_S3是電平信號。 也就是說，激活控制信號RACT<0>_S3在高電平持續時間期間限定相應的存儲體的激活，在低電平持續時間期間限定相應的存儲體的預充電。如上所述，由于激活控制信號RACT<0:15>_S0到RACT<0 15>_S3是持續時間信號， 因此如果它們當中的一個影響其它信號，則某個存儲體可能被切換到與相關的命令不同的操作狀態。為此原因，激活控制信號RACT<0:15>_S0至RACT<0:15>_S3被獨立地傳送。激活控制信號RACT<0:15>_S0 至 RACT<0 15>_S3 包括四個從片層 SLAVE_SLICE0 至SLAVE_SLICE3，所述四個從片層SLAVE_SLICE0至SLAVE_SLICE3中的每個包括16個存儲體。因此，激活控制信號RACT<0:15>_S0至RACT<0:15>_S3基于總共64個存儲體。因此， 為了傳送激活控制信號RACIXO 15>_S0至RACIXO 15>_S3，總共需要64個TSV。在上述的現有半導體集成電路中，需要有與存儲體的數量相對應的TSV來從主片層傳送激活控制信號到從片層。雖然圖中未示出，但除了激活控制信號RACIXO 15>_S0至RACT<0 15>_S3之外，在主片層與從片層之間還設置有多個TSV，例如用于數據傳輸的TSV。
發明內容
因此，需要有一種改進的三維層疊半導體集成電路，其可以避免上述問題或缺點中的一個或更多個。尤其需要有一種三維層疊半導體集成電路，其可以允許減少所需要的 TSV數量。應當理解的是，本發明的一些方面并不一定避免所有的這些問題或缺點。在以下的描述中，某些方面和實施例將變得清楚。應當理解的是，這些方面和實施例僅僅是示例性的，且從廣義上而言，在不具有這些方面和實施例中的一個或更多個特征的情況下仍可以實施本發明。為了達成這些優點且根據本發明的目的，如在此所實施且寬泛描述的，本發明一個方面可以提供一種三維層疊半導體集成電路，包括主片層；多個從片層；以及用于連接主片層與所述多個從片層的多個穿通硅通孔。所述多個穿通硅通孔中的至少一個被配置為將操作控制信號從主片層傳送至多個從片層。所述多個穿通硅通孔中的所述至少一個被配置為被所述多個從片層共享。在本發明的另一個示例性方面中，一種三維層疊半導體集成電路可以包括主片層，被配置為響應于命令而產生主激活控制信號和片層選擇信號，并基于主激活控制信號來產生脈沖信號；多個從片層，被配置為響應于片層選擇信號而將脈沖信號轉換為從激活控制信號；以及多個TSV，被配置為共同地連接在主片層與多個從片層之間，用于傳送脈沖信號和片層選擇信號。一些示例性方面可以提供一種控制具有主片層和多個從片層的層疊半導體集成電路的方法。所述方法可以包括以下步驟響應于命令而產生主激活控制信號和片層選擇信號；基于主片層中的主激活控制信號而產生脈沖信號；經由多個穿通硅通孔來將主激活控制信號和片層選擇信號傳送至多個從片層；由從片層中的至少兩個共享所述多個穿通硅通孔中的至少一個；以及響應于所述多個從片層的每個中的片層選擇信號而將脈沖信號轉換為從激活控制信號。本發明另外的目的和優點將會在下文的描述中闡述，并且本發明另外的目的和優點部分上將會從下文的描述中明顯獲知或者可以通過實施本發明而了解到。借助于所附權利要求書中所具體指出的元件和組合將會實現并達成本發明的目的和優點。
合并在本說明書中并構成本說明書的一部分的附示了根據本發明的各個實施例，并且與說明書描述部分一起用于解釋本發明的原理。圖1是現有的三維層疊半導體集成電路的截面圖。圖2是現有的三維層疊半導體集成電路的框圖。圖3是根據本發明的一個示例性實施例的三維層疊半導體集成電路的框圖。圖4是圖3所示的一個示例性脈沖發生單元的電路圖。圖5是圖3所示的一個示例性信號轉換單元的電路圖。圖6是說明根據本發明的各種示例性實施例的三維層疊半導體集成電路的操作時序的圖。
具體實施例方式現在將詳細參考根據本發明的示例性實施例和附圖中所圖示的實例。只要可能， 將在全部的附圖中使用相同的附圖標記來表示相同或相似的部分。圖3是根據本發明的一個示例性實施例的三維層疊半導體集成電路的框圖。根據本發明的一個示例性實施例，三維層疊半導體集成電路100可以包括主片層MASTER_SLICE 110 和多個從片層 SLAVE_SLICE0 至 SLAVE_SLICE3。多個從片層 SLAVE_SLICE0 至 SLAVE_ SLICE3中的每個都包括多個存儲體。主片層MASTER_SLICE 110 和多個從片層 SLAVE_SLICE0 至 SLAVE_SLICE3 經由多個TSV彼此相連接。為了簡化起見，圖3僅示出了從片層SLAVE_SLICE3 200。多個從片層SLAVE_SLICE0至SLAVE_SLICE3被配置為共享用于從主片層MASTER_ SLICE 110向所述多個從片層SLAVE_SLICE0至SLAVE_SLICE3傳送操作控制信號的TSV。此時，操作控制信號可以包括脈沖信號RACT_ACT<0:15>和RACT_PRE<0 15>以及片層選擇信號SLICE_M<0:2>。激活控制信號用于獨立地控制多個從片層SLAVE_SLICE0至SLAVE_SLICE3中的所有存儲體的激活與預充電操作。主片層110被配置為響應于命令CMD而產生主激活控制信號RACT<0 15>和片層選擇信號SLICE_M<0:2>。主片層110還被配置為基于主激活控制信號RACT<0 15>來產生脈沖信號RACT_ACT<0:15>和RACT_PRE<0 15>。此時，脈沖信號RACT_ACT<0 15>用于限定激活開始定時，而脈沖信號RACT_PRE<0:15>用于限定預充電開始定時。多個從片層SLAVE_SLICE0至SLAVE_SLICE3彼此之間可以具有實質上相同的結構。例如，從片層SLAVE_SLICE3可以被配置為響應于片層選擇信號SLICE_M<0:2>而將脈沖信號RACT_ACT<0 15>和RACT_PRE<0 15>轉換為從激活控制信號RACT<0 15>_S3,并使用從激活控制信號RACIXO 15>_S3來控制存儲體。從片層SLAVE_SLICE3還被配置為當片層選擇信號SLICE_M<0:2>與它自身的片層識別信息SLICE_S<0 2>相一致時，將脈沖信號RACT_ACT<0 15>和RACT_PRE<0 15>轉換為從激活控制信號RACIXO 15>_S3。多個TSV被配置為被主片層MASTER_SLICE 110和多個從片層SLAVE_SLICE0至 SLAVE_SLICE3所共享，從而使得能夠在它們之間傳送脈沖信號RACT_ACT<0 15>和RACT_ PRE<0:15>以及片層選擇信號SLICE_M<0:2>。
主片層MASTER_SLICE 110可以包括譯碼模塊111、脈沖發生單元130和驅動器 120。譯碼模塊111被配置為基于時鐘信號CLK對命令CMD進行譯碼，并產生主激活控制信號RACIXO 15>和片層選擇信號SLICE_M<0:2>。脈沖發生單元130被配置為基于主激活控制信號RACT<0:15>而產生脈沖信號 RACT_ACT<0:15> 和 RACT_PRE<015>。驅動器120被配置為驅動脈沖信號RACT_ACT<0 15>和RACT_PRE<0 15>以及片層選擇信號SLICE_M<0:2>，并經由多個TSV傳送已驅動的脈沖信號RACT_ACT<0 15>和RACT_ PRE<0:15>以及片層選擇信號SLICE_M<0:2>。驅動器120還被配置為將脈沖發生單元130的輸出信號的電壓電平轉變為這樣的電壓電平所述輸出信號能夠以該電壓電平經由多個TSV而被傳送。從片層SLAVE_SLICE3 200可以包括接收器210、信號轉換單元230、存儲體控制單元220和識別信息儲存單元250。接收器210被配置為接收經由多個TSV而傳送來的脈沖信號RACT_ACT<0:15>和 RACT_PRE<0:15>以及片層選擇信號SLICE_M<0 2>。接收器210還被配置為將經由TSV傳送來的信號的電壓電平轉換為這樣的電壓電平以該電壓電平，信號轉換單元230能夠對這些信號進行處理。信號轉換單元230被配置為當片層選擇信號SLICE_M<0:2>與它本身的片層識別信息SLICE_S<0 2>相一致時，將脈沖信號RACT_ACT<0 15>和RACT_PRE<0 15>轉換為從激活控制信號RACIXO 15>_S3。存儲體控制單元220被配置為響應于從激活控制信號RACIXO 15>_S3而控制相應的存儲體的激活與預充電操作。識別信息儲存單元250被配置為儲存片層識別信息SLICE_S<0 2>，并可以包括寄存器或熔絲組。圖4圖示了圖3所示的脈沖發生單元130的一個示例性實施例。如圖4所示，脈沖發生單元130可以包括多個第一脈沖發生器131和多個第二脈沖發生器132。第一脈沖發生器131被配置為響應于主激活控制信號RACT<0:15>的上升沿來產生具有與延遲單元DLYl相對應的脈沖寬度并限定激活開始定時的脈沖信號RACT_ ACT<0:15>。每個第一脈沖發生器131可以包括延遲單元DLY1、多個反相器IVl和IV2、以及與非門NDl。第二脈沖發生器132被配置為響應于主激活控制信號RACT<0:15>的下降沿而產生具有與延遲單元DLY2相對應的脈沖寬度并限定預充電開始定時的脈沖信號RACT_ PRE<0:15>。每個第二脈沖發生器132可以包括延遲單元DLY2、多個反相器IV3和IV4、以及與非門ND2。圖5圖示了圖3所示的信號轉換單元230的一個示例性實施例。如圖5所示，信號轉換單元230可以包括激活部231和多個信號轉換部232。激活部231被配置為當片層選擇信號SLICE_M<0:2>與片層識別信息SLICE_ S<0:2>相一致時，將選擇激活信號EN激活。在一些示例性實施例中，激活部231可以包括異或非門。
信號轉換部232被配置為當選擇激活信號EN被激活時將脈沖信號RACT_ ACT<0 15>和RACT_PRE<0 15>轉換為從激活控制信號RACT<0 15>_S3。每個信號轉換部232 可以包括多個與非門NDll和ND12、多個反相器IVll至1附4、以及多個晶體管Mll和M12。由于脈沖信號RACT_ACT<0:15>在當選擇激活信號EN被激活時被輸入，因此晶體管Mll導通，且從激活控制信號RACT<0:15>_S3被改變為高電平并利用反相器IV14而被鎖存。類似地，由于脈沖信號RACT_PRE<0:15>在當選擇激活信號EN被激活時被輸入，因此晶體管M12導通，且從激活控制信號RACT<0:15>_S3被改變為低電平并利用反相器IV14 而被鎖存。圖6是說明根據本發明的多種示例性實施例的三維層疊半導體集成電路的操作時序的圖。這里將參照圖6來描述根據本發明的各個實施例的三維層疊半導體集成電路的示例性控制操作。初始地，多個從片層SLAVE_SLICE0至SLAVE_SLICE3儲存特定的片層識別信息 SLICE_S<0:2>。僅為了例示的目的，假設從片層SLAVE_SLICE1的片層識別信息SLICE_ S<0:2> 為 ‘100，，而從片層 SLAVE_SLICE3 的片層識別信息 SLICE_S<0:2> 為 ‘011，。主片層100對命令CMD (例如從片層1/存儲體2/激活)進行譯碼以產生脈沖信號RACT_ACT<0:15>和RACT_PRE<0 15>以及片層選擇信號SLICE_M<0 2>。此時，脈沖信號 RACT_ACT<0:15>和RACT_PRE<0 15>中的脈沖信號RACT_ACT<2>被激活，且片層選擇信號 SLICE_M<0:2> 的值為 ‘100，。脈沖信號RACT_ACT<0:15> 和 RACT_PRE<0 15> 以及片層選擇信號 SLICE_M<0:2> 經由多個TSV被共同地傳送至多個從片層SLAVE_SLICE0至SLAVE_SLICE3。在多個從片層SLAVE_SLICE0至SLAVE_SLICE3之中，僅有儲存了值為‘100’的片層識別信息SLICE_S<0:2>的從片層SLAVE_SLICE1將脈沖信號RACT_ACT<2>轉換為從激活控制信號RACT<2>_S1，并將從激活控制信號RACT<2>_S1提供給存儲體控制單元220。因此， 從片層SLAVE_SLICE1的存儲體BANK2被改變為激活狀態。在預定的時序余量之后，主片層100對命令CMD (例如從片層3/存儲體5/激活) 進行譯碼來產生脈沖信號RACT_ACT<0:15>和RACT_PRE<0 15>以及片層選擇信號SLICE_ M<0:2>。此時，脈沖信號RACT_ACT<0:15> 和 RACT_PRE<0 15> 中的脈沖信號 RACT_ACT<5> 被激活，且片層選擇信號SLICE_M<0:2>的值為‘011’。脈沖信號RACT_ACT<0:15> 和 RACT_PRE<0 15> 以及片層選擇信號 SLICE_M<0:2> 經由多個TSV被共同地傳送至多個從片層SLAVE_SLICE0至SLAVE_SLICE3。在多個從片層SLAVE_SLICE0至SLAVE_SLICE3至中，僅有儲存了值為‘011，的片層識別信息SLICE_S<0:2>的從片層SLAVE_SLICE3將脈沖信號RACT_ACT<5>轉換為從激活控制信號RACT<5>_S3，并將從激活控制信號RACT<5>_S3提供給存儲體控制單元220。因此， 從片層SLAVE_SLICE3的存儲體BANK5被改變為激活狀態。然后，主片層100響應于順序輸入的命令CMD(例如從片層1/存儲體2/預充電) 和命令CMD (例如從片層3/存儲體5/預充電)而產生脈沖信號RACT_ACT<0:15>和RACT_ PRE<0:15>以及片層選擇信號SLICE_M<0:2>。
與激活操作類似，從片層SLAVE_SLICE1的存儲體BANK2被預充電，然后從片層 SLAVE_SLICE3的存儲體BANK5被預充電。因此，盡管上述的現有半導體集成電路需要總共64個TSV來獨立地控制多個從片層的激活與預充電操作，但由于脈沖信號RACT_ACT<0:15>和RACT_PRE<0 15>被多個從片層SLAVE_SLICE0至SLAVE_SLICE3所共享，因此本發明的各個實施例可以允許減少所需要的TSV的數量。例如，在所公開的實施例中，僅需要總共35個TSV。在現有技術與本發明之間所需要的TSV數量的差異是基于這一假設，S卩，系統中總共包括64個存儲體G個從片層每個中16個存儲體)。所需要的TSV的數量的差異會隨著存儲容量的增加而顯著地增大。應當理解的是，激活與預充電操作僅僅是示例性的，而所公開的實施例可以應用于其它操作。根據本發明的一個方面，可以使用比現有技術中所使用的TSV數量少的TSV來控制從片層的操作。根據本發明另一個方面，主片層傳送脈沖式信號到從片層以允許TSV被共享，使得TSV的總數可以減少，從而導致增加布圖余量和改善電路設計的方便性。雖然上面已經描述了一些實施例，但是本領域技術人員將會理解的是，描述的實施例僅僅是示例性的。因此，本文所描述的三維層疊半導體集成電路不應當基于所描述的實施例來限定。確切地說，本文所描述的三維層疊半導體集成電路應當僅僅根據所附權利要求書并結合上面的描述和附圖來限定。
權利要求
1.一種三維層疊半導體集成電路，包括主片層；多個從片層；以及多個穿通硅通孔，所述多個穿通硅通孔用于連接所述主片層與所述多個從片層，所述多個穿通硅通孔中的至少一個被配置為將操作控制信號從所述主片層傳送至所述多個從片層，其中，所述多個穿通硅通孔中的所述至少一個被配置為被所述多個從片層共享。
2.如權利要求1所述的三維層疊半導體集成電路，其中，所述操作控制信號被配置為控制所述多個從片層的激活與預充電操作。
3.如權利要求1所述的三維層疊半導體集成電路，其中，所述主片層被配置為以脈沖的形式傳送所述操作控制信號。
4.如權利要求1所述的三維層疊半導體集成電路，其中，所述多個穿通硅通孔中的至少一個被配置為將片層選擇信號從所述主片層傳送至所述多個從片層，并被配置為被所述多個從片層共享。
5.如權利要求4所述的三維層疊半導體集成電路，其中，所述多個從片層被配置為將預先設定在所述多個從片層中的特定片層識別信息與所述片層選擇信號進行比較，并執行與所述操作控制信號相對應的操作。
6.一種三維層疊半導體集成電路，包括主片層，所述主片層被配置為響應于命令產生主激活控制信號和片層選擇信號，并基于所述主激活控制信號產生脈沖信號；多個從片層，所述多個從片層被配置為響應于所述片層選擇信號而將所述脈沖信號轉換為從激活控制信號；以及多個穿通硅通孔，所述多個穿通硅通孔被配置為共同地連接在所述主片層與所述多個從片層之間，用于傳送所述脈沖信號和所述片層選擇信號。
7.如權利要求6所述的三維層疊半導體集成電路，其中，所述脈沖信號包括用于限定激活開始定時的信號和用于限定預充電開始定時的信號。
8.如權利要求6所述的三維層疊半導體集成電路，其中，所述主片層包括譯碼模塊，所述譯碼模塊被配置為對命令進行譯碼，并產生所述主激活控制信號和所述片層選擇信號；以及脈沖發生單元，所述脈沖發生單元被配置為基于所述主激活控制信號來產生所述脈沖信號。
9.如權利要求8所述的三維層疊半導體集成電路，其中，所述主片層還包括驅動器，所述驅動器被配置為驅動所述脈沖信號和所述片層選擇信號，以便經由所述多個穿通硅通孔來傳送所述脈沖信號和所述片層選擇信號。
10.如權利要求8所述的三維層疊半導體集成電路，其中，所述脈沖發生單元包括第一脈沖發生器，所述第一脈沖發生器被配置為響應于所述主激活控制信號的上升沿來產生用于限定激活開始定時的脈沖信號；以及第二脈沖發生器，所述第二脈沖發生器被配置為響應于所述主激活控制信號的下降沿來產生用于限定預充電開始定時的脈沖信號。
11.如權利要求6所述的三維層疊半導體集成電路，其中，所述多個從片層被配置為當所述片層選擇信號與設定在所述多個從片層中的片層識別信息相一致時，將所述脈沖信號轉換為所述從激活控制信號。
12.如權利要求6所述的三維層疊半導體集成電路，其中，所述多個從片層中的每個包括識別信息儲存單元，所述識別信息儲存單元被配置為儲存其自身的片層識別信息；以及信號轉換單元，所述信號轉換單元被配置為當所述片層選擇信號與所述片層識別信息相一致時，將所述脈沖信號轉換為所述從激活控制信號。
13.如權利要求12所述的三維層疊半導體集成電路，其中，所述多個從片層中的每個還包括多個存儲體；以及存儲體控制單元，所述存儲體控制單元被配置為響應于所述從激活控制信號來控制所述多個存儲體的激活與預充電操作。
14.如權利要求12所述的三維層疊半導體集成電路，其中，所述信號轉換單元包括 激活部，所述激活部被配置為當所述片層選擇信號與所述片層識別信息相一致時，將選擇激活信號激活；以及信號轉換部，所述信號轉換部被配置為當所述選擇激活信號被激活時，將所述脈沖信號轉換為所述從激活控制信號。
15.如權利要求6所述的三維層疊半導體集成電路，其中，所述主激活控制信號和所述從激活控制信號被配置為根據所述主激活控制信號和所述從激活控制信號的電平來限定激活和預充電的電平信號。
16.一種控制具有主片層和多個從片層的層疊半導體集成電路的方法，所述方法包括以下步驟響應于命令來產生主激活控制信號和片層選擇信號； 基于所述主激活控制信號在所述主片層中產生脈沖信號；經由多個穿通硅通孔將所述主激活控制信號和所述片層選擇信號傳送到所述多個從片層；由所述從片層中的至少兩個從片層共享所述多個穿通硅通孔中的至少一個；以及響應于所述多個從片層的每個中的所述片層選擇信號而將所述脈沖信號轉換為從激活控制信號。
17.如權利要求16所述的方法，還包括以下步驟在所述多個從片層中的每個從片層中儲存片層識別信息，其中，將所述脈沖信號轉換為所述從激活控制信號的步驟是在當所述片層選擇信號與所述片層識別信息相一致時發生的。
18.如權利要求16所述的方法，其中，所述脈沖信號包括用于限定激活開始定時的信號和用于限定預充電開始定時的信號。
19.如權利要求16所述的方法，其中，產生脈沖信號的步驟包括以下步驟響應于所述主激活控制信號的上升沿來產生用于限定激活開始定時的脈沖信號；以及響應于所述主激活控制信號的下降沿來產生用于限定預充電開始定時的脈沖信號。
全文摘要
本發明公開了一種三維層疊半導體集成電路的各種實施例。在一個示例性實施例中，所述電路可以包括主片層、多個從片層、和用于連接主片層與所述多個從片層的多個穿通硅通孔。所述多個穿通硅通孔中至少一個可以被配置為將操作控制信號從主片層傳送到多個從片層。所述多個穿通硅通孔中的所述至少一個被配置為被所述多個從片層共享。
文檔編號H01L23/48GK102446542SQ20111004232
公開日2012年5月9日 申請日期2011年2月22日 優先權日2010年9月30日
發明者丘泳埈, 尹泰植 申請人:海力士半導體有限公司