Iii-v族半導體器件的電導率改善的制作方法

專利名稱：Iii-v族半導體器件的電導率改善的制作方法
技術領域：
本發明的領域一般地涉及半導體器件及相關的制造方法。特別地，本發明的領域涉及III-V族半導體器件的不同方面中的電導率改善。
背景技術：
圖I示出了范例性的高電子遷移率晶體管(HEMT)器件100。圖I的范例性的HEMT 包括柵極電極102、源極電極103和漏極電極104。柵極、源極和漏極電極102-104通常由如下材料制成諸如銅(Cu)、金(Au)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Pt)、鎳(Ni)、鈷(Co)、錯(Rh)、釕(1 11)、鈕(？(1)、鉿(11；0、錯(210或招(Al)或其組合等金屬或金屬合金,諸如氮化鈦(TiN)、氮化鎢(WN)或氮化鉭(TaN)或其組合等金屬氮化物，諸如硅化鈦(TiSi )、硅化鎢(WSi )、硅化鉭(TaSi )、硅化鈷(CoSi )、硅化鉬(PtSi )、硅化鎳(NiSi)或其組合等金屬硅化物，諸如氮化鈦硅(TiSiN)或氮化鉭硅(TaSiN)或其組合等金屬硅氮化物，諸如碳化鈦(TiC)、碳化鋯(ZrC)、碳化鉭(TaC)、碳化鉿(HfC)或碳化鋁(AlC)或其組合等金屬碳化物，或諸如碳氮化鉭(TaCN)、碳氮化鈦(TiCN)或其組合等金屬碳氮化物。在其它實施例中可以使用其它適合的材料，諸如導電金屬氧化物(例如，氧化釕)。接觸金屬層105設置在源極和漏極電極103、104之下。接觸金屬層105與下方的半導體“疊置體” 106物理接觸，并且用作金屬源極/漏極電極103、104與半導體疊置體106之間的物理界面。帽層(cap layer) 107是高(例如，退化(degeneratively))摻雜的半導體層。類似于MOSFET器件中的硅化物，高摻雜的帽層107用于減小/最小化與半導體材料上的金屬電極的結構相關聯的電阻。帽層107之下是蝕刻停止層108。在HEMT的構造期間，通過在襯底層112上形成緩沖層111來構造半導體疊置體106。然后，溝道層110形成在緩沖層上，阻擋層109形成在溝道層110上，并且蝕刻停止層108形成在阻擋層109上。然后，在蝕刻停止層上形成帽層。在下文中將更加詳細地描述半導體疊置體106的材料的更多相關特征。—旦構成了疊置體106,就形成了接觸金屬層105。使用光刻技術對接觸金屬105進行構圖和蝕刻，以在器件的將要形成柵極的區域中暴露下方的帽層107。然后蝕刻在器件的柵極區域中的暴露的帽層107材料。蝕刻的深度限制在蝕刻停止層108的表面。在器件上形成絕緣層113。對隨后的光致抗蝕劑層進行構圖，以暴露柵極區域中的下方的絕緣層113。蝕刻暴露的絕緣層113和緊接其下的蝕刻停止層108和阻擋層109，以形成器件的凹入式柵極的溝槽。隨后將柵極材料102沉積到溝槽中，以形成凹入式柵極102。再次蝕刻源扱/漏極區域上的絕緣層，以暴露下方的接觸金屬層105。然后在暴露的接觸金屬層上形成源扱/漏極電極103/104。通過將柵極金屬和第一絕緣層(未示出)拋光至接觸金屬105的表面，能夠用氣隙來替代在接觸金屬層105和帽層107的水平面上的絕緣層(這僅在其中具有凹入式柵極金屬插塞的接觸金屬層105和帽層107的水平面(level)上留下第一絕緣層)。然后在晶片上涂覆第二絕緣層。在晶片上涂覆光致抗蝕劑并對其進行構圖。然后蝕刻第二絕緣層，以在柵極金屬插塞上形成開ロ。然后在第二絕緣層上形成與柵極金屬插塞接觸的柵極電扱。然后從柵極的末端(tip end)蝕刻第一電介質層(例如，通過濕法蝕刻)，以形成氣隙。半導體疊置體106是由不同半導體材料的層構成的異質結構。阻擋層109和緩沖層111都具有比溝道層110大的能帶隙，以便在器件是激活的時，在溝道層110內包含載流子，從而形成沿溝道層110延伸的高遷移率導電溝道(特別地，借助于柵極電極102上的適當電壓，也形成導電溝道)。根據ー個方案，阻擋層109和緩沖層111都由神化銦鋁(InAlAs)制成，并且溝道層110由神化銦鎵(InGaAs)制成(特別地，在用于半導體器件的III-V族材料中，III族元素與V族元素的比通常為1:1)。另外，襯底112和蝕刻停止層108都由磷化銦(InP)制成。帽層107可以由神化銦鎵或神化銦鋁制成。接觸金屬層可以由如下材料制成銅(Cu)、金(Au)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Pt)、鎳(Ni)、鈷(Co)、銠(Rh)、釕(Ru)、鈀(Pd)、鉿(Hf)、鋯(Zr)或鋁(Al)或其組合，諸如氮化鈦(TiN)、氮化鎢(WN)或氮化鉭(TaN)或其組合等金屬氮化物，諸如硅化鈦(TiSi)、硅化鎢(WSi)、硅化鉭(TaSi)、硅化鈷(CoSi)、硅化鉬(PtSi)、硅化鎳(NiSi)或其組合等金屬硅化物，諸如氮化鈦硅(TiSiN)或氮化鉭硅(TaSiN)或其組合等金屬硅氮化物，諸如碳化鈦(TiC)、碳化鋯(ZrC)、碳化鉭(TaC)、碳化鉿(HfC)或碳化鋁(AlC)或其組合等金屬碳化物，或諸如碳氮化鉭(TaCN)、碳氮化鈦(TiCN)或其組合等金屬碳氮化物。在其它實施例中可以使用其它適合的材料，諸如導電金屬氧化物(例如，氧化釕)。源扱/漏極電極可以由如下材料中的任一種制成銅(Cu)、金(Au)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Pt)、鎳(Ni)、鈷(Co)、銠(Rh)、釕(Ru)、鈀(Pd)、鉿(Hf)、鋯(Zr)或鋁(Al)或其組合，諸如氮化鈦(TiN)、氮化鎢(WN)或氮化鉭(TaN)或其組合等金屬氮化物，諸如硅化鈦(TiSi)、硅化鎢(WSi)、硅化鉭(TaSi)、硅化鈷(CoSi)、硅化鉬(PtSi)、硅化鎳(NiSi)或其組合等金屬硅化物，諸如氮化鈦硅(TiSiN)或氮化鉭硅(TaSiN)或其組合等金屬硅氮化物，諸如碳化鈦(TiC)、碳化鋯(ZrC)、碳化鉭(TaC)、碳化鉿(HfC)或碳化鋁(AlC)或其組合等金屬碳化物，或諸如碳氮化鉭(TaCN)、碳氮化鈦(TiCN)或其組合等金屬碳氮化物。在其它實施例中可以使用其它適合的材料，諸如導電金屬氧化物(例如，氧化釕)。柵極材料可以是如下材料中的任ー種銅(Cu)、金(Au)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Pt)、鎳(Ni)、鈷(Co)、銠(Rh)、釕(Ru)、鈀(Pd)、鉿(Hf) Jg(Zr)或鋁(Al)或其組合，諸如氮化鈦(TiN)、氮化鎢(WN)或氮化鉭(TaN)或其組合等金屬氮化物，諸如硅化鈦(TiSi)、硅化鎢(WSi)、硅化鉭(TaSi)、硅化鈷(CoSi)、硅化鉬(PtSi)、硅化鎳(NiSi)或其組合等金屬硅化物，諸如氮化鈦硅(TiSiN)或氮化鉭硅(Ta SiN)或其組合等金屬硅氮化物，諸如碳化鈦(TiC)、碳化鋯(ZrC)、碳化鉭(TaC)、碳化鉿(HfC)或碳化鋁(AlC)或其組合等金屬碳化物，或諸如碳氮化鉭(TaCN)、碳氮化鈦(TiCN)或其組合等金屬碳氮化物。在其它實施例中可以使用其它適合的材料，諸如導電金屬氧化物(例如，氧化釕)。半導體疊置體中可以使用材料的交替配置。例如，可以用以下配置中的任ー種替代 InAlAs/InGaAs/InAlAs 的阻擋層 / 溝道層 / 緩沖層結構AlGaAs/GaAs/AlGaAs ;或 InP/InGaAs/InP ;或 InAl Sb/InSb/InAl Sb。同樣地，蝕刻停止層 108 可以由 InP、AlSb 構成，而襯底可以由Si、Ge、GaAs或InP構成。為了基本上保持跨越異質結構邊界的特定晶格結構，通常由某種外延エ藝(諸如分子束外延(MBE)、氣相外延(VPE)、金屬有機物化學氣相沉積(MOCVD)或液相外延(LPE)等)來執行單個層的制造。在操作中，載流子從源極電極103，經過接觸金屬層105、帽層107、蝕刻停止層108和阻擋層109而流入溝道層110中。一旦在溝道層的高遷移率導電溝道中，載流子就在柵極102之下的溝道層110內流動并且“向上”流入到與漏極電極104相關聯的阻擋層109、蝕刻停止層108、帽層107和接觸金屬層105中。關于上述的HEMT載流子流存在少量挑戰。特別地，盡管載流子經歷了高遷移率，并且從而在沿溝道層110的路徑上有較低的電阻，但是相比之下，通過源極和漏極電極103,104之下的接觸層/帽層/蝕刻停止層/阻擋層結構的路徑可能存在許多降低晶體管的整體性能的寄生電阻。


通過范例但不限于附圖中的圖示的方式來介紹本發明，在附圖中類似的附圖標記 表示相似的元件，其中圖I示出了常規的HEMT器件；圖2示出了改善的HEMT器件；圖3a_3k示出了制造圖2的HEMT器件的方法；圖4示出了 III-V族器件的源扱/漏極和下方的接觸結構的模型；圖5a_5d示出了制造III-V族器件的源極/漏極和下方的接觸結構的方法；圖6a_6c示出了制造極淺、高導電的源極/漏極結；圖7a_7d示出了設置在溝道層的存取區域上的鈍化層/偶極子層的各個實施例；圖8a_8b示出了設置在基本上不在柵極電極或源極/漏極電極之下延伸的溝道層的存取區域上的鈍化層/偶極子層的各個實施例；
具體實施例方式平面的縮減的阻擋層回顧在背景技術部分中關于源極和漏極電極之下的接觸層/帽層/蝕刻停止層/阻擋層中存在的寄生電阻的討論，圖2示出了 g在顯著減小這些電阻的新穎器件結構200。特別地，根據圖2的實施例，阻擋層209沒有與半導體疊置體206中的其它層一起共平面延伸。通過縮減阻擋層209的平面范圍，能夠在源極電極203和漏極電極204之下使用單層213 (為了簡化，稱為層“X”或材料“X”)，單層213有效地替代了圖I的接觸層/帽層/蝕刻停止層/阻擋層結構中的蝕刻停止層108和阻擋層109。也就是說，在圖2的方案中，在源極/漏極電極之下存在接觸層/帽層/X層結構，而不是如圖I中所見的接觸層/帽層/蝕刻停止層/阻擋層結構。圖2的接觸層/帽層/X層結構的電阻可以明顯低于圖I的接觸層/帽層/蝕刻停止層/阻擋層結構的電阻，原因為以下原因中的任ー種1)與圖I的方案相比，消除了一個異質結；2)與圖I的方案相比，消除了兩個異質結；3)材料“X”可以具有低于圖I的蝕刻停止層107或阻擋層109或兩者的電阻率。在上面的I)的情況下，注意圖2的接觸層/帽層/X層結構比圖I的接觸層/帽層/蝕刻停止層/阻擋層結構少ー層(即，消除了蝕刻停止層108)。蝕刻停止層108的消除因而相當于少了ー個異質結。特別地，盡管產生跨距(stride)來保持跨越兩種不同材料的異質結的晶格結構，不過在跨越異質結界面的晶格中通常具有一些缺陷密度。這些缺陷引起“電子陷阱”和/或跨越異質界面的其它不均勻性，該異質界面有效地増大了跨越異質結的電阻。此外，由于異質結的兩種材料之間的能帶差，在異質結界面處可能存在進ー步阻礙電流穿過異質結的某種形式的能量勢壘。因此，異質結表示某種程度的電阻，而相比較而言去除異質結將相當于電阻降低。
關于上面的2)，在材料X 213與溝道層210的材料相同的情況下，消除了圖I的方案中的阻擋層109與溝道層110之間存在的異質結。在此情況下，與圖I的方案相比，因此消除了兩個異質結(第一個與蝕刻停止層108的去除相關聯，而第二個與阻擋層/溝道層109/110異質界面的去除相關聯)，這導致了在溝道層210與源極/漏極電極203/204之間存在更低的電阻。此外，作為一般原則，有目的地設計柵極電極之下的阻擋層/溝道層異質結，使其具有相對大的能量勢壘，從而防止柵極電極與溝道層之間的柵極之下的泄漏電流。在圖I的方案中，源極和漏極電極103、104之下的阻擋層109的存在相當于對電流的流動的顯著的阻擋。同樣地，如圖2中所見的源扱/漏極電極之下的阻擋層/溝道層異質結的去除相當于所述阻擋的去除。關于上面的3)，如果對材料“X”213進行摻雜以使其具有低于蝕刻停止層108或阻擋層109或兩者的電阻率和/或材料“X” 213固有低于蝕刻停止層108或阻擋層109或兩者的電阻率，則與圖I的接觸層/帽層/蝕刻停止層/阻擋層結構相比，能夠實現另ー電阻減小。例如，磷化銦和神化銦鋁(它們分別是蝕刻停止層和緩沖層的范例性材料)的電阻率分別是Ik歐姆/平方和IM歐姆/平方。相比之下，如果以神化銦鎵摻雜材料X 213，則所產生的電阻率能夠低至10歐姆/平方。從而，不僅可以通過異質結的消除還可以通過較低電阻的材料的替換來實現通過源極/漏極電極203、204之下的結構的較低電阻。通常，材料X 213的選擇可以注重1)與帽層207和溝道層210的晶格匹配，以減小與跨越帽層/X和X/溝道結的晶格缺陷相關聯的寄生電阻；以及2)至少與阻擋層材料209相比的較低的帶隙(Eg)，以減小源于存在于源極和漏極電極之下的溝道層210界面處的能量勢壘的電阻的作用。特別地，ー個與上面的設計方案一致的實施例包括均由相同材料構成(例如，神化銦鎵、InSb, GaAS)的帽層207、X層213和溝道層210。在另ー實施例中，盡管使用了相同的材料，但是不同層可以具有不同成分。例如，神化銦鎵X層213中銦的百分比可以高于神化銦鎵溝道層210 (例如，在X層中，In和Ga結點(cite)可以由53%的In和47%的Ga構成，而溝道層則具有較低百分比的銦(例如，用于由Ga或As占據的結點的50%的In和50%的Ga))。這對應于X層213，該X層213的Eg低于溝道層210的Eg，這又使得溝道層210與X層213之間的電子傳輸“更容易”，因為能量勢壘降低或不存在。類似地，為了減小在X層/溝道層界面處的任何勢壘，X層213可以比溝道層210更重地摻雜。例如，溝道層210可以是n型摻雜的，而X層213可以是退化摻雜的n型。另一方案是在X層213與溝道層210之間有目的地具有某種晶格失配。具體地，選擇X層213的精確材料和成分，以使其具有比溝道層210大的晶格常數，從而引起溝道層210內的應變，進而増加溝道層210的遷移率。再次使用神化銦鎵系統，其中X層和溝道層213,210都由神化銦鎵制成，X層213可以同樣具有比溝道層210更高百分比的銦，以便在X層213中建立比溝道層210中更大的晶格常數。對于具有硅(Si)溝道層210的HEMT器件來說，X材料213可以是鍺(Ge)，以實現晶格失配，并且導致硅溝道中的應變，從而増大其中的遷移率。圖3a 到3k示出了制造圖2的HEMT器件的范例性エ藝。最初，如圖3a中所見，通過在襯底312上形成緩沖層311來構造半導體疊置體。然后，在緩沖層311上形成溝道層310并且在溝道層310上形成X層313。如前所述，可以用各種外延エ藝(諸如MBE、VPE、MOCVD或LPE等)來外延地形成單個層。在一個實施例中，各個層的厚度范圍可以是緩沖層311為0. 3-10微米，緩沖層210為5-20nm，緩沖層313為10_50nm。接下來，如圖3b中所見，對X層313進行構圖和蝕刻，以形成用于柵極電極的開ロ。可以使用各種構圖和蝕刻技術，諸如濕法蝕刻技術(例如，檸檬酸/過氧化氫)或干法蝕刻技術(例如，CH4、He)。蝕刻的深度大致可以穿透整個層313。然后，如圖3c中所見，在圖3b的結構上外延地形成阻擋層309。如圖3d中所見，在緩沖層309的表面上形成InP層314。如圖3e中所見，然后拋光所得到的結構，以形成先前在X層形成的開ロ內的阻擋層309和InP層314。如以下會更加詳細地描述的，InP層用作蝕刻停止層。其它可以是合適的材料包括AlSb。如圖3f中所見，在晶片表面上沉積帽層307和接觸層305。將光致抗蝕劑層涂覆在晶片上并對其進行構圖，以暴露器件的將要形成柵極電極的區域上的接觸金屬305。蝕刻暴露的接觸金屬305和下方的帽層307。如圖3g中所見，由蝕刻停止層314限制蝕刻的深度。然后，如圖3h中所見，絕緣層315涂覆在晶片上。再次在晶片上涂覆光致抗蝕劑層并且對其進行構圖，以暴露位于器件的將要形成柵極的區域上的絕緣層315。如圖3i中所見，蝕刻絕緣層315、蝕刻停止層314和阻擋層309，以形成用于凹入式柵極的開ロ。如圖3j中所見，然后在開口中沉積柵極金屬302，以形成凹入式柵極302。如圖3k中所見，在源極/漏極區域中，再次蝕刻絕緣層315，并且(例如，選擇性地)沉積或生長源極/漏極電極303/304。通過將柵極金屬和第一絕緣層(未示出)拋光至接觸金屬305的表面，能夠用氣隙來替代在接觸金屬層305和帽層307的水平面處的絕緣層(這僅在接觸層305和帽層307的水平面處留下第一絕緣層，其中具有凹入式柵極金屬插塞)。然后在晶片上涂覆第二絕緣層。在晶片上涂覆光致抗蝕劑并對其進行構圖。然后蝕刻第二絕緣層，以在柵極金屬插塞之上形成開ロ。然后在第二絕緣層上形成與柵極金屬插塞接觸的柵極電扱。然后從柵極的末端蝕刻第一電介質層(例如，通過濕法蝕刻)，以形成氣隙。特別地，可以適當地根據關于圖I的描述使用各種材料、厚度和處理技木。退火的Ni/Si或Ni/Ge多層，用于在Si或Ge摻雜的半導體層上牛成NiSi或NiGe星圖4示出了許多基于III-V族的器件(諸如金屬半導體場效應晶體管(MESFET)、金屬氧化物半導體HEMT (MOS-HEMT)和HEMT等)的源極/漏極接觸結構的模型400。例如，圖4的模型不僅能夠用于對圖I中所見的更傳統的HEMT 100的源極/漏極接觸結構進行建模還能夠用于對圖2中所見的改善的HEMT結構200進行建模。根據圖4的模型400，源扱/漏極電極401位于接觸金屬層402 (諸如鎢(W)層)上。在接觸金屬層之下是帽層403。帽層403通常是重摻雜(例如，退化摻雜)的半導體層，使得其電性質類似于金屬而非半導體。帽層403位于III-V族半導體材料404上，該III-V族半導體材料404位于III-V族器件內的更深處。如在圖I的器件中所見，III-V族半導體層404對應于蝕刻停止層108。如圖2的器件中所見，III-V族半導體層404對應于材料X 層 213。如先前所描述的，許多III-V族器件的源極/漏極接觸結構的問題其在于器件、導電溝道以及對應的源扱/漏極電極之間引入的電阻。圖5a到5d示出了用于建立電阻相對較低的源極/漏極接觸結構的結構和エ藝。特別地，圖5a到5d的結構和エ藝能夠替代映射到圖4的模型的結構。如圖5a中所見，產生初始結構，其包括硅(Si)或鍺(Ge)或硅鍺(SiGe)的層502上的金屬層501 (該金屬層501可以由鎳(Ni)、Ti、Al、Hf、Zr和W中的任ー種構成)。為了 簡化，圖5a到5d涉及金屬層501由Ni構成的范例。Si或Ge或SiGe的層502位于III-V族半導體503上。這里，可以通過CVD、MOCVD、MBE或ALE中的任ー種在III-V族半導體層503上沉積或生長Si或Ge或SiGe層502。可以通過以下エ藝ALE、PVD、濺射、蒸鍍中的任ー種在Si或Ge或SiGe層上沉積或生長金屬層501。在一個實施例中，金屬層501的厚度在10-50nm的范圍內，且Si或Ge或SiGe層502的厚度在10_50nm的范圍內。一旦產生圖5a的結構，就對其進行退火。根據各個實施例，退火步驟可以具有以下エ藝參數惰性氣氛(諸如N2、N2/H2、He等)中200-500C下持續時間在毫秒至I小時的范圍內。退火不僅引起Si和/或Ge原子從Si或Ge或SiGe層502擴散至III-V族半導體層503中，還引起金屬原子從金屬層501擴散至Si或Ge或SiGe層502中。如圖5b中所見，退火エ藝完成后，Si和/或Ge原子至III-V族半導體層503中的擴散產生了高摻雜的半導體區域504，并且金屬原子至Si或Ge或SiGe層502中的擴散產生了高導電的層505(諸如，在金屬層501由Ni構成的情況下，鎳硅或鎳鍺或鎳硅鍺)。基于上述的退火步驟和材料厚度，區域504和505的深度可以分別在10-50nm的范圍內(其中層504 —直向下延伸至下方的溝道層)。然后，如圖5c中所見，去除了金屬層501，并且如圖5d中所見，在合金層505上形成源極或漏極電極506。可以通過濕法蝕刻或干法蝕刻來去除Ni層，并且源極或漏極電極506可以由以下材料中的任一種構成銅(Cu)、金(Au)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Pt)、鎳(Ni)、鈷(Co)、銠(Rh)、釕(Ru)、鈀(Pd)、鉿(Hf) Jg(Zr)或鋁(Al)或其組合，諸如氮化鈦(TiN)、氮化鎢(WN)或氮化鉭(TaN)或其組合等金屬氮化物，諸如硅化鈦(TiSi)、硅化鎢(WSi)、硅化鉭(TaSi)、硅化鈷(CoSi)、硅化鉬(PtSi)、硅化鎳(NiSi)或其組合等金屬硅化物，諸如氮化鈦硅(TiSiN)或氮化鉭硅(TaSiN)或其組合等金屬硅氮化物，諸如碳化鈦(TiC)、碳化鋯(ZrC)、碳化鉭(TaC)、碳化鉿(HfC)或碳化鋁(AlC)或其組合等金屬碳化物，或諸如碳氮化鉭(TaCN)、碳氮化鈦(TiCN)或其組合等金屬碳氮化物。在其它實施例中可以使用其它適合的材料，諸如導電金屬氧化物(例如，氧化釕)。可以通過ALE、PVD、蒸鍍和化學鍍覆中的任一種來沉積或生長源極/漏極電扱。比較圖5d的最終結構與圖4的模型，注意Si/Ge摻雜的半導體層504有效地替代了帽層403，并且NiSi或NiGe或NiSiGe層505有效地替代了接觸金屬層502。這里，Si/Ge摻雜的層504相當于具有低電阻的高摻雜的半導體層，而NiSi或NiGe或NiSiGe層505則相當于傳統CMOSエ藝中使用的硅化物層。特別地，下方的III-V族半導體層503可以是摻雜的(例如，如其在圖5a中的狀態)，使得基于來自Si/Ge/SiGe層502的Si/Ge原子擴散的附加摻雜導致層504被高(例如， 退化)摻雜。在III-V族器件中的高導電的淺S/D結的形成圖6a至6c示出了在III-V族器件中形成高導電的淺源極/漏極結的處理方案。根據圖6a到6c的エ藝，最初，如圖6a中所見，在III-V族緩沖層602 (例如，神化銦鋁)上設置III-V族溝道層601 (例如，神化銦鎵)，而III-V族緩沖層602則設置在襯底層603(例如，磷化銦)上。下方有高K電介質605且鄰接有側壁606的柵極電極604形成在溝道層601上(注意此結構是類似MOSFET的HEMT (例如，MOS-HEMT),而不是如先前針對圖I和2所討論的凹入式柵極HEMT )。如圖6b中所見，在側壁606的兩側上的暴露的溝道區域上沉積或生長摻雜劑層607。根據ー個實施例，摻雜劑層607是諸如Si、Ge或Sn的IV族材料和/或諸如硫的VI族材料的非常薄的層(例如，單層)。可以通過等離子體氣相沉積(PVD)、MBE、M0CVD、分子注入、分子層沉積、浸潰摻雜(infusion doping)或等離子體摻雜中的任ー種形成薄摻雜劑層。根據第二實施例，摻雜劑層607是由旋涂在晶片上的溶劑溶液中懸浮的SiO2以及IV族和VI族摻雜劑(或僅IV族或VI族摻雜劑)構成的旋涂玻璃(SOG)混合物。這里，注意SOG的厚度可以比單層厚得多，甚至可能超過柵極電極604的高度。因此，相比于第二(SOG)摻雜劑層實施例，圖6b更多地是按照第一摻雜劑層實施例的比例來繪制的。這里，摻雜劑層607的IV族和/或VI族元素是會通過以下將進ー步描述的退火エ藝而擴散到暴露的源扱/漏極結區域中的摻雜劑。然而，在描述退火步驟之前，有必要指出的是，如本領域公知的，在III-V族材料中占據了 III族原子的晶格結點(site)的IV族摻雜劑會貢獻額外的電子，并且在III-V族材料中占據了 V族原子的晶格結點的IV族摻雜劑會貢獻額外的電子。從而，在IV族摻雜劑的情況下,期望摻雜劑物種(species)通過占據III族晶格結點來向III-V族溝道層601貢獻電子，然而，在IV族摻雜劑層實施例的情況下，期望摻雜劑物種占據溝道層601的V族晶格結點。在施加了摻雜劑層607之后，如圖6c中所見，使該結經受退火步驟，這導致摻雜劑層607內的摻雜原子擴散到溝道層601中。這里，由于特征尺寸持續地小型化(例如，低于22nm)，通過摻雜劑的擴散而在溝道層601中形成的源扱/漏極結不僅應當極淺(例如，IOnm的結深或更低)還應當是高導電的(例如,大約lel9/cm3至le21/cm3的摻雜劑濃度)。為了形成極淺的和導電的結，應當顧及如以下所描述的關于退火步驟的考慮。關于第一摻雜劑層實施例，有必要指出的是，至少Si、Ge或Sn摻雜劑是“兩性的”。在溝道層601內，兩性的IV族摻雜劑不僅能占據III族晶格結點還能占據V族晶格結點。由于前者會導致電子施與(donation)，而后者則不會，所以可以設計退火步驟的環境來促進IV族摻雜劑占據III族結點并且阻礙IV族摻雜劑占據V族結點。根據ー個方案，這可以通過在諸如As或Sb的V族元素的過壓(過量存在)的情況下對摻雜劑層607進行退火來實現。這里，V族元素的過壓導致充足的V族元素占據V族結點而留下IV族摻雜劑來如期望的那樣主要占據III族結點。或者，可以使用IV族元素(例如，硫)的過壓。在此情況下，IV族元素不僅占據V族晶格結點(以促進如上所述的IV族對III族結點的占據),還貢獻電子，從而也增大結的電導率。 在另ー實施例中，如果第一實施例型摻雜劑層607包含IV族和VI族物種的混合物，摻雜劑層607實際上可以由兩層子層(sub-layer)構成第一子層由IV族元素構成,而第二子層由VI族元素構成。然后可以在存在或不存在VI族元素過壓的情況下執行退火步驟。或者，摻雜劑層可以是IV族和VI族物種的單層混合物(例如單層硅-硫)。此外，在實施例中，退火步驟的隨時間的溫度變化大干與快速熱退火(RTA)相關聯的那些溫度變化。例如，摻雜劑層可以用峰值(spike)、激光或閃蒸(flash)退火來進行退火。這里，短時間周期內的大的溫度變化(例如，1300 A T°C和2 A t ms)具有使激活的載流子數量最大化同時使擴散的深度最小化的效果。從而，形成了高導電的、淺源扱/漏極結。此外，保持了 III-V族半導體疊置體的完整性(因為已知III-V族材料的熔點比Si低)。關于第二摻雜劑層實施例(S0G)，通過第一“預沉積(pre-d印)”步驟從SOG提取摻雜劑(其可以僅僅是IV族元素或者是IV族與VI族元素的組合)，在該第一“預沉積”步驟中摻雜劑離開SOG并且通過退火使溝道層601的表面飽和。然后，在諸如HF浸潰的濕法蝕刻中去除S0G。最終，執行“驅入(drive-in)”步驟，以便將摻雜劑擴散到溝道層601中。這里，驅入步驟可以由諸如如上所述的峰值、閃蒸或激光退火的溫度驟升來執行。考慮到閃蒸溫度，可以使用更重的摻雜劑(例如，29Si、Sn、Te)來限制擴散深度。如圖6c中所見，生成的器件具有非常淺的、高導電的源扱/漏極結608。盡管未示出，但是隨后在這些結上沉積或生長了源極和漏極電扱。特別地，如上所述，柵極電極之下的層在III-V族類似MOSFET的器件的情況下可以是高k電介質(例如，AID Al2O3),或者在III-V族HEMT器件的情況下可以是阻擋層。應當注意柵極電極604無需具有側壁間隔體606。例如，在替代方案中，在整個溝道層601上形成阻擋層(HEMT)器件或高K電介質(類似MOSFET)器件。然后在阻擋層/高K層上形成柵極電扱。然后在溝道層601的暴露的源扱/漏極區域上形成如上所述的用于第一或第二摻雜劑層實施例的摻雜劑層。將摻雜劑驅入到溝道層601中并且激活載流子。然后在溝道層601上新近形成的結上形成漏極電扱。有必要指出的是，此處理技術不僅適用干“先柵極”實施例(S卩，如圖6a_6c中所見，在形成源扱/漏極結之前形成柵極電扱)，還適用干“后柵極”實施例。也就是說，例如，在晶片上或至少完整的柵極電極上形成阻擋層/高K層之前可以在溝道層中形成源扱/漏極結。最后，在III-V族HEMT器件的情況下，盡管于此描述的結構不需要源極/漏極區域中溝道層之上的層的“疊置體”(例如，如圖I中所見)，于此描述的技術也能夠用于在這種器件中形成高摻雜的、淺源扱/漏極結。
_2] S/D存取區域中的鈍化層和/或偶極子層，用于去除III-V族器件的溝道層表面上的電子陷阱在類似MOSFET的III-V族器件(例如，MOS-HEMT)和III-V族HEMT器件中，期望溝道層在導帶中保持高載流子濃度，從而實現高增益器件。這種III-V族器件中的焦點問題是溝道層表面處或附近的表面狀態。這種表面狀態俘獲電子，從而減小溝道層中的載流子濃度并且減小器件的跨導(増益)。表面狀態可以由懸空鍵和/或與溝道層的表面相關聯的其它晶格缺陷引起。重要的是，溝道層的受影響的區域不僅可以包括柵極正下方的區域，還可以包括沿柵極電極與源極或漏極電極之間的區域(稱為“存取”區域)以及源極/漏極電極正下方的區域。圖7a至7d示出了 III-V族類似MOSFET的器件的不同實施例，其在溝道層702的表面上結合了鈍化層和/或偶極子層701。這里，鈍化層通過形成具有電子狀態的鍵來有效地“鈍化”溝道的表面，如果不存在鈍化層，則該鍵相當于懸空鍵。硅被理解為對于典型的諸如神化銦鎵的III-V族器件溝道層來說是好的鈍化層。其它可能的鈍化層材料包括諸如InP的III-V族層、或者諸如Si02、Al2O3, HfO2等的氧化層。相反，偶極子層將電子“吸引”至溝道層的表面，從而補償表面狀態的存在。也就是說，如圖7a中所見，在偶極子/溝道層界面701a/702處，在偶極子層701a的底表面上會存在正表面電荷，而偶極子層701a將電子牽引至溝道層702的上表面。因此，即使在溝道層702的上表面上存在表面狀態并且這些表面狀態填充有電子，由于偶極子層701a將另外的電子牽引至溝道層上表面，所以大大地避免了載流子濃度的有害的下降。值得注意的是，偶極子層的正表面電荷的生成本質上是構成偶極子層701a的材料對外場的響應，其中可以在偶極子層701a的沉積或生長期間施加該外場，以永久地設置它的偶極矩。替代或結合地，可以在器件的操作期間設置偶極子層的偶極矩，諸如對由柵極節點上的電壓的施加產生的電場的響應。用于III-V族器件的偶極子層的候選材料包括Al2O3和La203。根據設計者的選擇，鈍化層/偶極子層701可以表現為鈍化層，或可以表現為偶極子層，或可以表現為組合的鈍化層和偶極子層。可以展現鈍化和偶極子效應這兩者的各種材料包括Al2O3和其它各種氧化物。可以制造利用鈍化層/偶極子層的各種器件結構。圖7a示出了鈍化層/偶極子層701跨越源極/漏極結、存取區域并且在柵極電極704和柵極電介質705之下的實施例。注意溝道層位于III-V族半導體疊置體和/或基板的剰余部分703上。圖7b示出了鈍化層/偶極子層701僅在柵極電極704和存取區域之下延伸的實施例。圖7c示出了鈍化層/偶極子層701c從存取區域延伸至源極/漏極結的實施例。圖7d示出了鈍化層/偶極子層701d主要位于存取區域上的實施例。這里，圖7d中所見的實施例在源扱/漏極結和柵極中的摻雜劑濃度或其它能帶彎曲效應減輕了對這些區域中的鈍化層/偶極子層的需要，和/或，柵極或源極/漏極之下的鈍化層/偶極子層的存在會降低(mitigate)器件的性能(諸如増大源扱/漏極區域中的寄生電阻)的器件中可以是有用的。特別地，盡管圖7a-7d所示的實施例具有側壁間隔體706，但是側壁間隔體706不是必需的。比較圖7a_7d的各個實施例，注意在形成源極707、漏極708、柵極電介質705、柵極金屬704或側壁706之前，圖7的鈍化層/偶極子層701a就沉積或生長在晶片表面上。可以類似地形成圖7b的實施例，或者，可以在鈍化層/偶極子層701b和柵極結構704-706的沉積或生長之前形成源極/漏極電極707/708。在圖7c的實施例中，可以在形成柵極電介質705之前或之后沉積或生長鈍化層/偶極子層701c。在前者的情況下，可以在器件的溝道的范圍上沉積或生長鈍化層/偶極子層701c，并且然后在柵極的區域對其進行蝕刻， 以便隨后形成柵極電介質705。在后者的情況下，可以蝕刻柵極電介質705，以允許鈍化層/偶極子層701c的沉積或生長。除了可以蝕刻鈍化層/偶極子層701d來允許隨后的源極/漏極電極707/708的沉積或生長以外，如上面剛剛描述的，可以類似地形成圖7d的實施例。相反地，可以在形成鈍化層/偶極子層701d之前形成源極/漏極電極707/708。圖8a至8c示出了圖7d的實施例的更詳細的實施例。特別地，圖8a示出了ー對實施例850、860，其中可以在形成柵極電介質805之后形成實施例850的鈍化層/偶極子層801a，而實施例860的鈍化層/偶極子層801a可以在形成柵極電介質層805之前形成。特別地，在這兩個實施例中，鈍化層/偶極子層與源極/漏極結809共同延伸到相同的范圍。然而，在實施例850中源極/漏極結809的末端與柵極邊緣對齊，而在實施例860中源極/漏極結809的末端則延伸到柵極之下。在圖8b的實施例中，在形成源極/漏極電極807/808和柵極結構804、805之后，形成鈍化層/偶極子層801b。
本領域技術人員會理解，可以以各種方式適當地組合各種方案。因此，在適當的情況下不應當相互脫離地閱讀上述方案。在前面的說明書中，已經參照本發明的特定范例性實施例描述了本發明。但是，顯然可以在不脫離如所附權利要求中所闡述的本發明的更寬的精神和范圍的情況下，對其作出各種修改和變化。因此，說明書和附圖應當認為是示例性的而非限制性的。
權利要求
1.一種晶體管，包括 柵極電極之下的第一半導體材料； 所述柵極電極之下的第二半導體材料，所述第一半導體材料不同于所述第二半導體材料，并且與所述第二半導體材料接觸以形成異質結； 從源極電極至漏極電極的路徑，當所述晶體管是激活的時，載流子沿所述路徑行進，所述路徑包括所述第二材料，所述路徑不穿過所述異質結。
2.根據權利要求I所述的晶體管，其中，所述第一和第二半導體材料是不同的III-V族材料。
3.根據權利要求2所述的晶體管，其中，所述第一半導體材料是神化銦鋁。
4.根據權利要求3所述的晶體管，其中，所述第二半導體材料是神化銦鎵。
5.根據權利要求I所述的晶體管，其中，蝕刻停止層不位于所述源極和漏極電極之下。
6.根據權利要求I所述的晶體管，其中，所述路徑不穿過所述源極和漏極電極之下的所述第一半導體材料。
7.根據權利要求I所述的晶體管，包括第三半導體材料，所述第三半導體材料 a)不同于所述第一半導體材料； b)被所述路徑穿過； c)在所述源極電極之下延伸至所述器件內的所述異質結所位于的深度。
8.根據權利要求7所述的晶體管，其中，所述第一和第三半導體材料是相同的半導體材料。
9.根據權利要求7所述的晶體管，其中，所述第三半導體材料在所述第一半導體材料上引起應變。
10.ー種形成晶體管的方法，包括 在溝道層上外延形成具有第一 III-V族層的III-V族半導體疊置體，所述溝道層在緩沖層上； 在將要設置所述晶體管的柵極電極的地方蝕刻所述第一 III-V族層，所述蝕刻在所述第一 III-V族層內產生空腔； 在所述空腔中外延形成阻擋層； 在所述阻擋層上形成柵極電扱，并且在所述第一 III-V族層上形成源極和漏極電扱。
11.根據權利要求10所述的方法，其中，所述第一III-V族層是神化銦鎵。
12.根據權利要求11所述的方法，其中，所述溝道層是神化銦鎵。
13.根據權利要求12所述的方法，其中，所述第一III-V族層中的銦的成分百分比高于所述溝道層。
14.根據權利要求10所述的方法，還包括，在所述柵極電極的所述形成之前，在所述空腔內形成蝕刻停止層。
15.根據權利要求14所述的方法，還包括，在所述柵極電極的所述形成之前，蝕刻穿透所述蝕刻停止層并且進入到所述阻擋層中，在所述柵極電極的所述形成之后所述柵極電極是凹入式柵極電扱。
16.—種方法,包括 在III-V族材料上形成由Si和/或Ge構成的第一層；在所述第一層上形成第二金屬層，所述第二金屬層由Ni、Ti、Al、Hf、Zr和W中的任一種構成； 對所述第一層、所述第二金屬層和所述III-V族材料進行退火，以便 i)向所述III-V族材料內提供Si和/或Ge摻雜劑； ii)向所述第一層內提供所述第二層的金屬； 去除所述第二層；以及 在所述第一層上形成電極。
17.根據權利要求16所述的方法，其中，所述電極是源極電極。
18.根據權利要求16所述的方法，其中，所述電極是漏極電極。
19.根據權利要求16所述的方法，其中，所述形成第一層包括通過CVD、MOCVD,MBE或ALE中的任ー種形成所述第一層。
20.根據權利要求19所述的方法，其中，所述形成第二層包括通過ALE、PVD、濺射、蒸鍍中的任ー種形成所述第二層。
21.根據權利要求16所述的方法，其中，所述形成第二層包括通過ALE、PVD、濺射、蒸鍍中的任ー種形成所述第二層。
22.—種晶體管，包括 電極； 所述電極之下的第一層，所述第一層由I) Si和Ge中的至少一種；以及2) Ni、Ti、Al、Hf、Zr和W中的任一種構成； 所述第一層之下的III-V族半導體材料的摻雜區域，所述半導體材料的摻雜區域包括Si摻雜劑和Ge摻雜劑中的至少ー種。
23.根據權利要求22所述的晶體管，其中，所述晶體管是高電子遷移率晶體管(HEMT)。
24.根據權利要求22所述的晶體管，其中，所述晶體管包括III-V族半導體材料的疊置體，所述III-V族半導體材料具有所述摻雜區域，而所述摻雜區域為所述疊置體的部件。
25.根據權利要求22所述的晶體管，其中，所述電極是源極電極。
26.根據權利要求22所述的晶體管，其中，所述電極是漏極電極。
27.根據權利要求22所述的晶體管，其中，所述摻雜區域是退化摻雜區域。
28.ー種形成晶體管的方法，包括 在溝道層的暴露區域上形成由IV族元素和VI族元素中的至少ー種構成的材料層，所述溝道層由III-V族材料構成； 通過用以下任ー種方法向所述溝道層的所述暴露區域中驅入IV族元素和VI族元素中的至少ー種，來對所述溝道層的所述暴露區域進行摻雜 峰值退火； 閃蒸退火； 激光退火；以及 在所述摻雜的溝道層區域上形成電極。
29.根據權利要求28所述的方法，其中，所述材料層包括IV族元素和VI族元素，并且所述驅入還包括向所述溝道層的所述暴露區域中驅入所述IV族元素和所述VI族元素。
30.根據權利要求28所述的方法，其中，所述材料層是單層。
31.根據權利要求29所述的方法，其中，所述材料層由等離子體氣相沉積、分子束外延、化學氣相沉積、分子注入、分子層沉積、浸潰摻雜、等離子體摻雜中的任ー種形成。
32.根據權利要求29所述的方法，其中，在玻璃上旋涂所述材料層(SOG)并且所述方法還包括在所述驅入之前 將所述IV族和VI族元素從所述SOG驅入至所述溝道層的所述暴露區域的表面；以及 用濕法蝕刻去除所述SOG層。
33.根據權利要求28所述的方法，其中，所述IV族元素和VI族元素中的至少ー種不包括VI族元素。
34.根據權利要求33所述的方法，其中，在包括占據所述溝道層的所述暴露區域的V族結點的VI族元素的環境中執行所述驅入。
35.根據權利要求28所述的方法，其中，所述摻雜的暴露的溝道層區域的摻雜劑深度小于IOnm,且摻雜劑濃度至少為le20/cm3。
36.一種晶體管,包括 鈍化層和/或偶極子層，該鈍化層和/或偶極子層位于所述晶體管的溝道層的存取區域上，所述晶體管的溝道層由III-V族材料構成。
37.根據權利要求30所述的晶體管，其中，所述鈍化層和/或偶極子層在所述晶體管的柵極電介質之下延伸。
38.根據權利要求37所述的晶體管，其中，所述鈍化層和/或偶極子層在所述晶體管的源極電極和漏極電極之下延伸。
39.根據權利要求36所述的晶體管，其中，所述鈍化層和/或偶極子層在所述晶體管的源極電極和漏極電極之下延伸。
40.根據權利要求36所述的晶體管，其中，所述鈍化層和/或偶極子層基本上不在所述晶體管的柵極電極、源極電極和漏極電極之下延伸。
41.根據權利要求36所述的晶體管，其中，所述鈍化層和/或偶極子層在所述晶體管的源極和漏極電極上延伸。
42.根據權利要求36所述的晶體管，其中，所述鈍化層和/或偶極子層在所述晶體管的柵極電極上延伸。
43.根據權利要求36所述的晶體管，其中，所述鈍化層和/或偶極子層由Si、III-V族材料、氧化物中的至少ー種構成。
全文摘要
描述了III-V族半導體器件中的電導率改善。第一改善包括不與溝道層共平面延伸的阻擋層。第二改善包括對金屬/Si、Ge或硅鍺/III-V族疊置體的退火，以在Si和/或鍺摻雜的III-V族層上形成金屬-硅、金屬-鍺或金屬-硅鍺層。然后，去除金屬層并且在金屬-硅、金屬-鍺或金屬-硅鍺層上形成源極/漏極電極。第三改善包括在III-V族溝道層上形成IV族元素和/或VI族元素，并且進行退火，以便用IV族和/或VI族物種摻雜III-V族溝道層。第四改善包括在III-V族器件的存取區域上形成鈍化層和/或偶極子層。
文檔編號H01L29/778GK102652363SQ201080056376
公開日2012年8月29日 申請日期2010年12月2日 優先權日2009年12月23日
發明者G·杜威, J·T·卡瓦列羅斯, M·拉多薩夫列維奇, N·慕克吉, N·魁, P·馬吉, W·拉赫馬迪, W·蔡, Y·J·李 申請人:英特爾公司