具有弧形柵極氧化物輪廓的分柵式半導體裝置的制作方法

專利名稱：具有弧形柵極氧化物輪廓的分柵式半導體裝置的制作方法
技術領域：
依據本發明的實施例大體上屬于半導體裝置。
背景技術：
為了節約功率，降低晶體管中功率損耗是很重要的。在金屬氧化物半導體場效應晶體管(MOSFET)裝置中，并且尤其在被熟知為功率MOSFET的MOSFET種類中，可通過降低裝置的漏極到源極的接通電阻(Rdson)來降低功率損耗。分柵式功率M0SFET，也被公知為屏蔽柵極溝槽式M0SFET，利用外延層中較大的摻雜濃度來降低Rdson。分柵式功率MOSFET結合溝槽式柵極，該溝槽式柵極包括第一電極(例如，多晶硅，或多晶硅-1 )，其通過隔離層(例如，差分氧化層)與第二電極(例如，多晶硅，或多晶硅-2)分開。從制造的觀點看，適當形成隔離層可能是具有挑戰性的。在一種常規的制造處理中，隔離層是在形成柵極氧化物的同時，在暴露的第一多晶硅(多晶硅-I)區上生長的。但是，隔離層在多晶硅-I頂部上比沿多晶硅-I區的側壁生長快得多。結果，當用于第二電極的多晶硅(多晶硅-2)沉積到隔離層上時，形成了尖銳轉角。由于點放電效應，銳角轉角可能會影響隔離層的可靠性，并且還可能會增加在柵極到源極與柵極到漏極之間的重疊部分，因此增加了 Ciss (柵-源電容和柵-漏電容的總和)。而且，因為隔離層符合下面的多晶硅-I區的輪廓，在多晶硅-I表面上的任何空缺或瑕疵將被轉化為變形的氧化物輪廓，這可能顯著地降低多晶硅-I/多晶硅-2的擊穿。此外，由于隔離層和柵極氧化物是同時形成的，它們的厚度高度相關。因此，不能使隔離層更厚來補償缺陷或其它制造問題，而不使柵極氧化物也更厚。在另一個常規的制造處理中，用于第一電極的側壁氧化物和多晶硅沉積在溝槽中。然后第一多晶硅區被蝕刻成凹處，而溝槽被重新填充以具有與側壁氧化物類似的蝕刻速率的電介質材料。在平坦化以后，電介質材料和側壁氧化物被回蝕以形成隔離層。但是，要針對電介質和氧化物獲得一致的蝕刻速率可能是較困難的。蝕刻速率的差異可影響隔離層的均勻性，這可能影響裝置的接通電阻以及輸入電容。而且，在進行蝕刻之后，在溝槽中的剩余材料交會溝槽側壁處形成銳角轉角。銳角轉角可明顯延遲柵極氧化物的厚度，這繼而明顯降低了柵極氧化物的擊穿。

發明內容
據此，避免以上所描述的缺陷的半導體裝置，和產生這樣的裝置的可行方法，將是有利的。在依據本發明的一個實施例中，分柵式半導體裝置(例如，功率M0SFET)包括具有第一電極(例如，多晶硅-I)區和第二電極(例如，多晶硅-2)區的溝槽式柵極，該第一電極區和第二電極區通過柵極氧化層和相鄰的電介質層彼此分開。柵極氧化層和電介質層的邊界是弧形的，以避免在柵極氧化層交會溝槽側壁處具有銳角轉角。在一個實施例中，在制作過程中，多晶硅-I區被蝕刻成凹處，且側壁氧化物被蝕刻掉。使用電介質材料重新填充凹處，并且凹處被平坦化；因此，在多晶硅-I區以上的區包含相同類型的材料(電介質材料)。然后電介質材料被回蝕；由于在整個區上存在相同的材料，避免了針對不同材料試圖達到一致蝕刻速率的問題。對電介質區進行蝕刻以形成弧形(例如，凹進)的輪廓。當形成了過氧化層時，其將符合電介質區的形狀，并因此也將具有弧形的輪廓。從而避免了在電介質區和氧化層交會溝槽側壁處的銳角轉角。相對于常規方法，在柵極到源極和柵極到漏極之間的重疊部分較少，這降低了Ciss0當用電介質重新填充凹處時，在多晶硅-I表面上的任何瑕疵或空缺將被填滿，因此，獲得了適當的輪廓，而不是變形的輪廓。沒有銳角轉角解決了與常規方法相關的柵極氧化延遲的問題。在閱讀以下在不同的附圖中說明的詳細描述之后，那些本領域技術人員將認識到本發明的這些以及其它目的和優點。


被結合在本說明書中并成為本說明書的一部分的

了本發明的實施例，并且，與本說明書一起用于揭示本發明的原理。貫穿附圖和說明，相似的編號指代相似的元件。圖1A、圖1B，和圖IC說明了依據本發明的實施例，在制作半導體器件時使用的處理的流程圖；圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、
圖16、圖17和圖18依據本發明的實施例，示出在制作半導體裝置過程中選定階段的橫截面視圖；圖19是示出在依據本發明的實施例中的半導體裝置元件的橫截面視圖。
具體實施例方式在以下對本發明的詳細說明中，為了提供對本發明的透徹理解，闡述了多個特定細節。但是，一個本領域的技術人員將認識到，沒有這些特定細節或使用其等同物也可以實現本發明。在其它情況下，為了不使本發明的方面沒有必要地難以理解，而沒有詳細地描述熟知的方法、過程、部件，和電路。下面的詳細說明的一些部分將以用于制作半導體裝置的操作的過程、邏輯框、處理和其它符號表達的方式來表達。這些說明和表達是那些半導體裝置制作領域的技術人員使用的手段，以將他們的工作的實質最有效地傳達給其它本領域技術人員。在本申請中，過程、邏輯框、處理或類似物，被認為是導致所期望的結果的步驟或指令的前后一致序列。這些步驟是對于物理量所需的物理操縱。但是，應該記得，所有這些的和類似的術語與適當的物理量關聯，并且僅是應用于這些量的簡易的標簽。除非根據以下討論顯而易見地特地做出其它陳述，否則可體會到，貫穿本申請，利用諸如“形成”、“執行”、“產生”、“沉積”、“生長”、“蝕刻”或類似術語的討論涉及了對半導體裝置制作的行為和處理(例如，圖1A、圖IB和圖IC中的流程圖100)。附圖并未按比例描繪，并且僅是結構的一部分，以及形成那些結構的不同的層，可在附圖中被示出。而且，制作過程和步驟可連同在此所討論的過程和步驟執行；也就是說，在此示出和描述的步驟之前、之間和/或之后，可能還存在許多處理步驟。重要的是，依據本發明的實施例可結合其它(可能是常規的)處理和步驟被實現，而不會產生明顯干擾。大體上說，依據本發明的實施例，可替代常規處理的部分，而不明顯影響外圍的處理和步驟。正如在此所使用的，字母“η”是指η型摻雜劑而字母“P”是指P型摻雜劑，加號“ + ”或減號分別用于表達相對高或相對低的摻雜劑濃度。在此以普遍使用的方式使用術語“溝道”。S卩，在溝道中電流在FET之內從源極連接移動到漏極連接。溝道可由η型或P型半導體材料制成；相應地，FET被指定為η型溝道或P型溝道裝置。其中一些附圖是在η型溝道裝置(特別是η型溝道功率M0SFET)的上下文中討論的；但是，依據本發明的實施例并沒有受到這樣的限制。即，在此所描述的特征也能夠在P型溝道裝置中使用。通過用P型摻雜劑和材料取代相應的η型摻雜劑和材料，對η型溝道裝置的討論能夠容易地映射到P型裝置，反之亦然。 圖IAUBJP IC說明了一種用于制造半導體裝置(如圖19中部分說明的裝置)的處理的一個實施例的流程圖100。雖然在流程圖100中揭示了特定的步驟，但是這樣的步驟是示范性的。也就是說，依據本發明的實施例可適合于執行各種其它步驟或在流程圖100中記載的步驟的變型。結合圖2至圖18討論了流程圖100，圖2至圖18示出了依據本發明的實施例，在半導體裝置的制造中選定階段的橫截面視圖。在圖IA的框102中，同時參考圖2，在基板202上(這在后續圖中可能未示出)生長外延(印i)層204。在η型溝道裝置中，外延層包括P型摻雜劑，并且其在η+型基板上生長。該結構包括在基板202底部表面上的漏極區203。在圖IA的框104中，同時參考圖3，在印i層204的選定部分上形成光阻材料(photoresist)掩膜306。然后,將epi層204的暴露部分蝕刻掉以形成溝槽式腔,其被稱為溝槽308。然后如圖4所示，去除掩膜306。在圖IA的框106中，同時參考圖5，在印i層204上以及沿溝槽308的側壁和底部表面產生(生長)熱氧化層510。在一個實施例中，熱氧化層的厚度為大致300埃(Angstrom，A)。在框108中，在熱氧化層510上形成電介質層512 (在此也稱為第一電介質層)，其如圖5所示，沿溝槽308的側壁和底部延伸到溝槽308中。在一個實施例中，電介質層512包括次大氣壓非摻雜硅玻璃(SAUSG)。在一個這樣的實施例中，電介質層的厚度為大致1300A。在圖IA的框110中，同時參考圖6，在電介質層512上，并且在溝槽308中形成第一多晶娃層614 (在圖6和后續圖中，電介質層512和熱氧化層510可被表不為單個層511)。第一多晶硅層在此也可被稱為多晶硅-I。在圖IA的框112中，同時參考圖7，使用例如化學機械平坦化或拋光(CMP)處理去除多晶硅-I。還可將剩余的多晶硅-I區714進行相對少量地回蝕(例如，大約O. I微米)，使得多晶娃-I的暴露的(例如，頂部)表面相對于層511稍微凹進。在圖IB的框114中，同時參考圖8，在選定的多晶硅-I區上形成PR掩膜816，也就是說，使該結構的核心區仍舊暴露，同時用掩膜816覆蓋該結構的拾取或終止區。在施加掩膜之后，回蝕(凹進蝕刻)暴露的多晶硅-I以在核心區中形成多晶硅-I區818，其將溝槽308填充到比在拾取或終止區中的多晶硅-I區714低的高度。
在圖IB的框116中，同時參考圖8，PR掩膜816被去除，并且然后執行薄層緩沖氧化蝕刻(blanket buffered oxide etch,B0E)以去除層511的多個部分。更特定地,沿epi層204的臺面(mesa)，并從溝槽308的側壁去除層511，使多晶硅-I區714和818的側面局部暴露出，如圖9所示。將層511去除成高度稍低于區714和818的高度。在圖IB的框118中，通過使用例如次大氣壓化學蒸汽沉積(SACVD)處理在印i層204的暴露的表面上并在溝槽308中沉積電介質層1020，如圖10所示。在一個實施例中，電介質層1020包括被濃密化的SAUSG (例如，6K SAUSG)。當使用電介質重新填充凹進處時，在多晶硅-I區714和818的表面上的任何缺損或孔隙將被填充，因此獲得適當的輪廓，而不是變形的輪廓。在圖IB的框120中，例如通過使用CMP處理去除電介質層1020的一部分，并且通 過使用干燥蝕刻去除電介質層的剩余部分，以便使印i層204和電介質層1020的暴露表面平坦化，正如圖11中示出的。因此，在多晶硅-I區818之上的區中為同一類型的材料(例如，SAUSG ) ο在圖IB的框122中，在該結構的拾取或終止區上形成PR掩膜1222，使核心區仍暴露，如圖12所示。然后執行有專利權的氧化物蝕刻，以去除電介質層1020的一部分，以形成電介質層1226 (在此也稱為第二電介質層)。由于在整個電介質層1020中存在相同材料，避免了試圖針對不同材料獲得一致蝕刻速率的問題。明顯地，電介質層1226的表面1224是弧形的。在圖12中說明了該結構的橫截面；在三個維度中，電介質層1226的表面1224是凹進的。因為表面1224是弧形的，從而避免了在電介質層1226與溝槽側壁1228交會處的尖銳轉角。在圖IB的框124中，除去了 PR掩膜1222，并且在印i層204、電介質層1226和電介質層1020的暴露表面上產生(生長出)柵極氧化層1330，正如圖13中所示出的。因為表面1224是弧形的，在電介質層1226之上柵極氧化層1330也將是弧形的(腔型)。因此，避免了與在常規方法中尖銳轉角的存在相關聯的柵極氧化延遲問題。而且，相對于常規方法，在柵極到源極和柵極到漏極之間的重疊更小，這降低了 Ciss。在圖IC的框126中，接著在柵極氧化層1330上形成第二多晶硅層1332。在本文中第二多晶硅層也可能被稱為多晶硅_2。在圖IC的框128中，同時參考圖14，使用例如CMP處理除去多晶硅-2，以形成多晶硅-2區1434。還可相對少量地回蝕多晶硅-2區1434，使得多晶硅_2的暴露表面(例如，頂部表面)相對于柵極氧化層1330稍微凹進。多晶娃-I區818和多晶娃-2區1434對應于分柵式功率MOSFET中的分裂式柵極的第一和第二電極。分柵式功率MOSFET也稱為屏蔽柵式溝槽式MOSFET。在圖IC的框130中，同時參考圖15，執行體注入以形成體區1536。在η型溝道裝置中，例如，體區1536包括P型(P-)摻雜劑。然后可形成掩膜(未示出)以屏蔽拾取或終止區，并且然后實行源極注入以形成源極區1538。在η型溝道裝置中，例如源極區1538包括η型(η+)摻雜劑。然后除去掩膜。在圖IC的框132中，低溫氧化(LTO)層沉積之后，沉積硼磷硅玻璃(BPSG)層，在圖16中這些層總體被標識為層1640。在圖IC的框134中，同時參考圖17，掩膜(未示出)被用于選擇性地除去層1640、源極區1538和體區1536的一部分，形成開口 1742。在η型溝道裝置中，在開口底部處，然后將摻雜劑注入以形成P型(ρ+)接觸區1744。在圖IC的框136中，可在選定區域上形成另一個掩膜(未示出)，并且可將材料除去到掩膜的開口之下，以形成對多晶硅-I區818和714以及多晶硅-2區1434的拾取器(pickup)(未示出)。在該結構上可沉積金屬層1846，正如圖18所示，并且然后可形成另一掩膜(未示出)以選擇性地除去金屬層的多個部分，以形成電連接。可選地可以沉積鈍化層(未示出)，并且然后，可施加另一掩膜(未示出)，以對鈍化層進行蝕刻，從而定義柵極和源極襯墊。圖19說明了溝槽或分裂式柵極1900的實施例。柵極1900包括第一電極(例如，多晶硅，多晶硅-I)區818和第二電極(例如，多晶硅，多晶硅-2)區1434，第一電極區和第二電極區通過與第二電介質層1226相鄰的柵極氧化層1330被彼此分開。第二電介質層1226形成在第一電介質層512之后,并且將第一電介質層512與柵極氧化層1330分開。顯然，柵極氧化層1330和第二電介質層1226的邊界1224是弧形的。邊界1224貫穿柵極溝槽308的寬度。更具體而言，該邊界在形狀上相對于下面的電介質層1226為凹進型(并且因此在形狀上相對于柵極氧化層1330為凸起的)。避免了在第二電介質層1226與柵極氧化層1330交會溝槽308的側壁處存在尖銳轉角，因此，解決了與常規方法相關聯的柵極氧化延遲問題。而且，相對常規方法來說，在柵極到源極以及柵極到漏極之間的重疊減小，從而降低了 Ciss。綜上所述，說明了功率MOSFET裝置的實施例，以及用于制作這樣的裝置的方法的實施例。對本發明的特定實施例的前述說明是為了說明和描述的目的提供的。它們并非旨在是窮舉性地或是將本發明限制成所揭示的精確形式，并且依照以上教導，還可能有許多修正和變形。選擇和描述實施例是為了最好地解釋本發明的原理以及其實際應用，以因此能夠使本領域其它技術人員能夠通過各種變形最好地利用本發明和不同實施例，正如適合于所預期的特定應用。期望的是，本發明的范圍通過隨附的權利要求書以及它們的等同物來限定。概念本文至少揭示了以下概念概念I. 一種半導體裝置，包括源極區；漏極區；和溝槽式柵極，其包括通過與電介質層相鄰的柵極氧化層被彼此分開的第一電極區和第二電極區，其中，所述柵極氧化層和所述電介質層的邊界是弧形的。概念2.如概念I所述的半導體裝置，其中，所述第一電極區和所述第二電極區包括多晶硅。概念3.如概念I所述的半導體裝置，其中，所述電介質層包括第二電介質層，其中，所述第二電介質層形成于第一電介質層之后，并且將所述第一電介質層和所述柵極氧化層分開。概念4.如概念I所述的半導體裝置，其中，所述邊界相對于所述電介質層是凹進 的，并且相對于所述柵極氧化層是凸起的。
概念5.如概念I所述的半導體裝置,其中，所述電介質層包括次大氣壓未摻雜娃玻璃(SAUSG)。概念6.如概念I所述的半導體裝置，包括功率金屬氧化物半導體場效應晶體管(MOSFET)裝置。概念7.如概念I所述的半導體裝置，其中，所述柵極氧化層還將所述第二電極區域與所述源極區分開。概念8. —種半導體裝置，包括源極區；
漏極區；以及柵極，其在所述半導體裝置中的溝槽式腔中形成，其中，所述柵極包括第一電極區；第二電極區；以及電介質區，其表面橫貫所述第一和第二電極區之間的所述柵極的寬度，其中，所述表面為凹進的。概念9.如概念8所述的半導體裝置，其中，所述第一電極區和所述第二電極區包
括多晶硅。概念10.如概念8所述的半導體裝置，進一步包括柵極氧化層，其將所述電介質區域與所述第二電極區分開。概念11.如概念10所述的半導體裝置，其中，所述電介質區包括第二電介質層，該第二電介質層形成于第一電介質層之后，并且將所述第一電介質層與所述柵極氧化層分開。概念12.如概念8所述的半導體裝置，其中，所述電介質區包括次大氣壓未摻雜硅玻璃(SAUSG)。概念13.如概念8所述的半導體裝置，包括功率金屬氧化物半導體場效應晶體管(MOSFET)裝置。概念14.如概念I所述的半導體裝置，其中，所述柵極氧化層還將所述第二電極區與所述源極區分開。概念15. —種制作在半導體裝置中的分裂式柵極的方法，所述方法包括在所述半導體裝置中，沿溝槽式腔的側壁形成第一電介質區；在所述腔內形成第一柵極電極區；在所述腔內形成第二電介質區；回蝕所述第二電介質區，以形成凹進表面；以及在所述腔內形成第二柵極電極區。概念16.如概念15所述的方法，進一步包括，在形成所述第二電介質區之前，回蝕所述第一電介質區。概念17.如概念15所述的方法，進一步包括，在形成所述第二柵極電極區之前，在所述凹進表面上并沿所述側壁產生柵極氧化層。概念18.如概念15所述的方法，進一步包括，在形成所述第一電介質區之前，沿所
述側壁產生熱氧化層。
概念19.如概念15所述的方法，進一步包括，形成源極和漏極區。概念20.如概念15所述的方法，其中，所述半導體裝置包括功率金屬氧化物半導體場效應晶體管(MOSFET)裝置
權利要求
1.一種半導體裝置，包括 源極區； 漏極區；和 溝槽式柵極，其包括第一電極區和第二電極區，該第一電極區和第二電極區通過與電介質層相鄰的柵極氧化層彼此分開，其中，所述柵極氧化層和所述電介質層的邊界是弧形的。
2.如權利要求I所述的半導體裝置，其中，所述第一電極區和所述第二電極區包括多晶娃。
3.如權利要求I所述的半導體裝置，其中，所述電介質層包括第二電介質層，其中，所 述第二電介質層形成于第一電介質層之后，并將所述第一電介質層與所述柵極氧化層分開。
4.如權利要求I所述的半導體裝置，其中，所述邊界相對于所述電介質層是凹進的，并且相對于所述柵極氧化層是凸起的。
5.如權利要求I所述的半導體裝置，其中，所述電介質層包括次大氣壓未摻雜娃玻璃(SAUSG)0
6.如權利要求I所述的半導體裝置，包括功率金屬氧化物半導體場效應晶體管(MOSFET)裝置。
7.如權利要求I所述的半導體裝置，其中，所述柵極氧化層還將所述第二電極區與所述源極區分開。
8.一種半導體裝置，包括 源極區； 漏極區；和 柵極，其在所述半導體裝置中的溝槽式腔中形成，其中所述柵極包括 第一電極區； 第二電極區；以及 電介質區，其具有橫貫在所述第一和第二電極區之間的所述柵極的寬度的表面，其中，所述表面是凹進的。
9.如權利要求8所述的半導體，其中，所述第一電極區和所述第二電極區包括多晶硅。
10.如權利要求8所述的半導體裝置，進一步包括柵極氧化層，其將所述電介質區與所述第二電極區分開。
11.如權利要求10所述的半導體裝置，其中，所述電介質區包括第二電介質層，其形成于第一電介質層之后，并且將所述第一電介質層與所述柵極氧化層分開。
12.如權利要求8所述的半導體裝置，其中，所述電介質區包括次大氣壓未摻雜硅玻璃(SAUSG)0
13.如權利要求8所述的半導體裝置，包括功率金屬氧化物半導體場效應晶體管(MOSFET)裝置。
14.如權利要求I所述的半導體裝置，其中，所述柵極氧化層還將所述第二電極區和所述源極區分開。
15.一種制作在半導體裝置中的分裂式柵極的方法，所述方法包括沿所述半導體裝置中的溝槽式腔的側壁形成第一電介質區； 在所述腔中形成第一柵極電極區； 在所述腔中形成第二電介質區； 回蝕所述第二電介質區，以形成凹進表面；以及 在所述腔中形成第二柵極電極區。
16.如權利要求15所述的方法，進一步包括，在形成所述第二電介質區之前，回蝕所述第一電介質區。
17.如權利要求15所述的方法，進一步包括，在形成所述第二柵極電極區之前，在所述凹進表面上并沿所述側壁產生柵極氧化層。
18.如權利要求15所述的方法，進一步包括，在形成所述第一電介質區之前，沿所述側壁產生熱氧化層。
19.如權利要求15所述的方法，進一步包括，形成源極和漏極區。
20.如權利要求15所述的方法，其中，所述半導體裝置包括功率金屬氧化物半導體場效應晶體管(MOSFET)裝置。
全文摘要
分柵式半導體裝置包括溝槽式柵極，其具有第一電極區和第二電極區，該第一電極區和第二電極區通過柵極氧化層和相鄰的電介質層彼此分開。該柵極氧化層和電介質層的邊界是弧形的，以避免在柵極氧化層交會溝槽側壁處為尖銳轉角。
文檔編號H01L29/78GK102656696SQ201080056215
公開日2012年9月5日 申請日期2010年10月21日 優先權日2009年10月21日
發明者K.特里爾, K-I.陳, S.史, Y.高 申請人:維西埃-硅化物公司