專利名稱：封裝體堆疊裝置中的層疊芯片封裝體及其組裝方法、以及包含該層疊芯片封裝體的系統的制作方法
技術領域：
所公開的實施例涉及半導體微電子器件及其封裝工藝。附圖
簡述為了理解獲得實施例的方式，將通過參照附圖提供對以上簡述的多個實施例的更具體描述。這些附圖描繪了不一定按比例繪制的實 施例，且不應被認為是對范圍的限制。將通過使用附圖更為具體且詳細地描述并說明一些實施例，在附圖中圖Ia是根據示例實施例的用于層疊管芯封裝體的安裝襯底和插入件裝置的橫截面圖；圖Ib是根據實施例的圖Ia中描述的該裝置在進一步處理之后的橫截面圖；圖Ic是根據實施例的圖Ib中描述的該裝置在進一步處理之后的橫截面圖；圖Id是根據實施例的圖Ic中描述的該裝置在進一步處理之后的橫截面圖；圖Ie是根據示例實施例的已與進一步處理之后的圖Id中描述的該裝置相組合的封裝體堆疊層疊芯片裝置的橫截面圖；圖2a是根據示例實施例的用于層疊管芯封裝體的安裝襯底和插入件裝置的橫截面圖；圖2b是根據示例實施例的從進一步處理之后的圖2a中描述的該裝置組合而來的封裝體堆疊層疊芯片裝置的橫截面圖；圖3a是根據示例實施例的在處理期間的混合管芯裝置的橫截面圖；圖3b是根據實施例的圖3a中描述的該裝置在進一步處理之后的橫截面圖；圖4是根據示例實施例的用于層疊管芯封裝體的插入件裝置的橫截面圖；圖5是根據實施例的將支承封裝體堆疊裝置的混合管芯裝置的橫截面圖；圖6是根據實施例的將支承封裝體堆疊混合管芯裝置的混合管芯裝置的橫截面圖；圖7是根據實施例的將支承封裝體堆疊裝置的混合管芯裝置的橫截面圖；圖8是根據示例實施例的制程和方法流程圖；以及圖9是根據實施例的計算機系統的示意圖。具體描述現將參照附圖，在附圖中可能向相似結構提供了相似的下標附圖標記。為了最清楚地示出多個實施例的結構，本文中所包含的附圖是集成電路結構的圖解表示。因此，所制造結構的實際外觀(例如顯微照片中的實際外觀)可能有所不同，但仍包含聲明要求保護的所示實施例的結構。此外，附圖可能僅示出理解所示實施例所必需的結構。本領域已知的附加結構未被包括在內，以保持附圖的清楚。盡管在同一句子中可能提到處理器芯片和存儲器芯片，但應當理解它們是等效結構。本說明書通篇中，對“一個實施例”或“一實施例”的引用意味著結合該實施例描述的特定特征、結構或特性被包括在本發明的至少一個實施例中。因此，在本公開內容通篇中的多個位置中，短語“在一個實施例中”或“在實施例中”的出現不一定全部指的是同一實施例。而且，特定特征、結構、或特性可按照任何合適的方式在一個或多個實施例中組合。通過參照X-Z或Y-Z坐標可理解諸如“上方”和“下方”之類的術語，且通過參照所示X-Y坐標可理解諸如“毗鄰”之類的術語。圖Ia是根據示例實施例的用于層疊管芯封裝體的安裝襯底和插入件裝置100的橫截面圖。以分解圖垂直地(Z方向)描繪該裝置100，該裝置100包括封裝襯底110和插入件130。封裝襯底110包括用于接受處理器的管芯面112，以及用于耦合至諸如板之類的外部通信的底面(land side) 114。該“板” 可以是用于諸如無線通信裝置之類的手持設備的外部或近外部結構。該封裝襯底110包括在該管芯面112上的底部芯片覆蓋區域116。在本文所公開的后續附圖中，通過將所示處理器投影到所示安裝襯底的相應諸個管芯面，可查明該底部芯片覆蓋區域116。封裝襯底110包括底面球柵陣列，該球柵陣列的一個球形焊盤用附圖標記118表示。在一實施例中，該球形焊盤118包括表面精整層120。該表面精整層120被配置為是比球形焊盤118更少負電性的金屬。根據一實施例，該表面精整層120通過電鍍形成。替代地，該表面精整層120通過無電鍍覆形成。在一示例實施例中，球形焊盤118是銅，且表面精整層120是鍍在銅上的鎳-鈀-金合金。在一實施例中，該表面精整層120是鍍在銅上的鎳-金合金。在一實施例中，該表面精整層120是鍍在銅上的銅-金。在一示例實施例中，球形焊盤118是銅，且表面精整層120是諸如芳基-苯基咪唑之類的有機保焊劑(OSP)組合物。在一示例實施例中，表面精整層120具有從1000人到2000A的厚度，且為芳基-苯基咪唑。類似地，封裝襯底110包括管芯面球柵陣列，該球柵陣列的一個球形焊盤用附圖標記122表示，且該球形焊盤122包括表面精整層124。球形焊盤122和表面精整層124可以是與板面114上存在的那些球形焊盤和表面精整層相似的實施例。在一實施例中，管芯面球柵陣列122由阻焊劑126所限定。類似地，阻焊劑126可限定在底部芯片覆蓋區域116內存在的管芯凸點焊盤，且其中一個管芯凸點焊盤用附圖標記128表示。封裝襯底110被描繪為位于管芯面112與底面114之間，并具有互連和中間層介電結構，這些互連和中間層介電結構是說明性而非限制性的。該裝置100組裝有插入件130，該插入件130與管芯面球柵陣列122配合。插入件130包括管芯面132和頂面134，且具有偏移高度136，該偏移高度136被配置成匹配于封裝襯底110上方的偏移高度138，該偏移高度138用于將占據底部芯片覆蓋區域116的多管芯疊層(MDS)。插入件130可包括芯140和互連142。在一實施例中，管芯面電氣凸點144和頂面電氣凸點146耦合至互連142。圖Ib是根據實施例的圖Ia中描述的該裝置在進一步處理之后的橫截面圖。裝置101示出了插入件偏移高度136匹配于封裝襯底偏移高度138 (圖Ia)。底部芯片覆蓋區域116被插入件130所包圍，且將包圍該多管芯疊層，該多管芯疊層將被組裝作為裝置101的一部分。圖Ic是根據實施例的圖Ib中描述的該裝置在進一步處理之后的橫截面圖。裝置102已經由插入件填充材料148所加固，該插入件填充材料148使封裝襯底110與插入件130之間的接合變得穩定。底部芯片150被放置在底部芯片覆蓋區域116內(圖lb)。在一實施例中，底部芯片150是倒裝芯片150，該倒裝芯片150已通過芯片球陣列倒裝接合，該芯片球陣列的一個電氣凸點通過標記152表示。在一實施例中，底層填料154已經被流入以加固底部芯片150與封裝襯底110之間的接合。在制程實施例中，在底層填料154的固化期間同時，進行電氣凸點152的回流。在制程實施例中，在填料材料148的固化期間同時，進行電氣凸點152的回流。在實施例中，底部芯片150經處理以回流電氣凸點152，然后在凸點回流之后放置底層填料154。圖Id是根據實施例的圖Ic中描述的該裝置在進一步處理之后的橫截面圖。圖Ic中描繪的該裝置102已被進一步處理以獲得混合管芯裝置103，該混合管芯裝置103將成為封裝體堆疊(PoP)層疊芯片裝置的一部分。該混合管芯裝置103包括管芯間粘合劑 156，該管芯間粘合劑156已被形成在底部芯片150上，且頂部芯片158已被安裝在該粘合劑156上。頂部芯片158由底部芯片150所支承。在下文中，從設置在封裝襯底110上的底部芯片(例如芯片150)開始且以后續芯片(例如芯片158)結束的芯片疊層也可稱為3維(3D)芯片置層。在實施例中，頂部芯片158通過引線接合被耦合至封裝襯底110，其中一條引線接合通過附圖標記160表示。因此，混合疊層裝置103包括安裝在封裝襯底110上的倒裝芯片150，以及設置在倒裝芯片150上方的引線接合芯片158。因此，插入件130的偏移高度136容納混合疊層的高度，該混合疊層的高度包括引線接合160以及頂部芯片158、粘合劑156、底部芯片150以及電氣凸點152所產生的偏移(參見圖Ic中)。在制程實施例中，已填充疊層密封劑162，以隔離混合管芯疊層，并進一步防止引線接合160的移動。疊層密封劑162也可被用于保護混合管芯疊層免遭環境和處理危害。疊層密封劑162也可被用于利于從混合管芯疊層向外的熱交換。在一實施例中，未使用疊層密封劑。在一實施例中，底部芯片150是處理器，且頂部芯片158是射頻(RF)器件。該混合管芯疊層可在諸如智能電話之類的無線通信裝置(例如蜂窩電話)中使用。圖Ie是根據示例實施例的已與進一步處理之后的圖Id中描述的裝置相組合的封裝體堆疊(PoP)層疊芯片裝置104的橫截面圖。底部芯片150和頂部芯片158被安置在插入件偏移136內，且頂部封裝體164已與插入件130的頂面134配合。頂部封裝體164可能具有安裝襯底170，用于與底部芯片150和/或頂部芯片158的通信。頂部封裝體164被描繪為引線接合啟用解決方案，諸如對于原始設備制造商的情形。在頂部封裝體164中描繪了兩個引線接合管芯。位于頂部封裝體164中的管芯可被稱為微電子器件。在一實施例中，設置圖Id中所描繪的混合疊層裝置103以容納諸如用于智能電話之類的頂部封裝體164，其中，智能電話專屬的微電子器件在頂部封裝164中，并且，支承微電子器件在芯片疊層中。在實施例中，頂部封裝體填充材料172使插入件130與頂部封裝體164之間的接
合變得穩定。可以看出，插入件偏移136已容納了底部芯片150和頂部芯片158的混合疊層，以使頂部封裝體164不與該混合疊層相抵觸。由此，該PoP層疊芯片裝置被組裝以足夠的插入件偏移136以容納芯片疊層的偏移高度，該芯片疊層的偏移高度可能隨特定應用而有所變化。圖2a是根據示例實施例的用于層疊管芯封裝體的安裝襯底和插入件裝置200的橫截面圖。裝置200類似于圖Id中描繪的裝置103，且已通過在封裝襯底210上安置插入件230而類似地被處理。描繪了層疊芯片裝置200。層疊芯片裝置200包括底部芯片250和頂部芯片258。在一實施例中，底部芯片250是處理器，且頂部芯片258是通過硅通孔(TSV)技術耦合的存儲器管芯。在虛線圓中詳細描繪了單個TSV274。在一實施例中 ，頂部芯片258是2級(L2)存儲器高速緩存(其中LO和LI在處理器250內)，諸如用于處理器250的靜態隨機存取存儲器(SRAM)。底部芯片250和頂部芯片258是3D因此，層疊芯片裝置200包括安裝在封裝襯底210上的倒裝芯片250，以及設置在倒裝芯片250上方的通過TSV耦合的芯片258。因此，插入件230的偏移高度236容納了層疊芯片配置的高度。底部芯片20的制程可通過關于圖Ic和其它位置中所描繪的底部芯片150而公開的任一實施例來完成。在一實施例中，頂部芯片258是諸如隨機存取存儲器(RAM)管芯258之類的存儲器管芯。在一實施例中，頂部芯片258是諸如動態隨機存取存儲器(DRAM)管芯258之類的存儲器管芯。在一實施例中，頂部芯片258是諸如靜態隨機存取存儲器(SRAM)管芯258之類的存儲器管芯。在一實施例中，頂部芯片258是諸如可擦除可編程存儲器(EPROM)管芯258之類的存儲器管芯。根據特定應用，可使用其它存儲器管芯配置。在實施例中，頂部芯片258包括射頻器件(RF)標簽。在實施例中，頂部芯片258包括用于無線通信的射頻器件。在制程實施例中，已填充疊層密封劑262以隔離該芯片疊層。疊層密封劑262也可用于保護芯片疊層免遭環境和處理危害。疊層密封劑262也可用于利于從芯片疊層向外的熱交換。在一實施例中，未使用疊層密封劑。圖2b是根據示例實施例的從進一步處理之后的圖2a中描述的該裝置組合而來的PoP層疊芯片裝置201的橫截面圖。底部芯片250和頂部芯片258被安置在插入件偏移236內，且頂部封裝體264已與插入件230的頂面234配合。頂部封裝體264可能具有安裝襯底270，用于與底部芯片250和/或頂部芯片258的通信。頂部封裝體被描繪為TSV啟用解決方案，諸如對于原始設備制造商的情形。在一實施例中，設置圖2a中描繪的芯片疊層裝置200以容納諸如用于智能電話的頂部封裝體264。可以看出，插入件偏移236已容納了底部芯片250和頂部芯片258的芯片疊層，以使頂部封裝體264不與該芯片疊層相抵觸。通過適當地觀測圖2b中所描繪的相似結構和空間，也可推斷出關于圖Ie所說明和描述的細節。現可理解，用于獲得PoP層疊芯片裝置201的制程可類似于圖Ie中所描繪的用于獲得PoP層疊芯片裝置104的制程。在一示例實施例中，底部芯片150與頂部芯片158之間的I/O密度在每管芯128位(諸如當頂部芯片258是DRAM管芯時)與252位/管芯之間的范圍中。在一示例實施例中，處理器250與后續的芯片258之間的I/O速度在lOGb/s與lTb/s (每秒萬億位)之間。沿后續的芯片250 (如DRAM器件)的IOmm邊緣部分，總帶寬為160GB/s至320GB/s。根據一個實施例，作為封裝體，PoP裝置201具有640GB/S至6400GB/s之間的總封裝體帶寬，其中處理器250和后續的芯片258均在256位或在高于256位上操作。該I/O速度可低于lOGb/s (諸如低于7Gb/s)，其中給定的應用可能在此范圍有用。圖3a是根據示例實施例的在處理期間的混合管芯裝置300的橫截面圖。底部芯片350放置在封裝襯底310上，該封裝襯底310可類似于圖Ic中描繪的封裝襯底110。在一實施例中，底部芯片350是倒裝芯片350，該倒裝芯片350已通過芯片球陣列倒裝接合，該芯片球陣列的一個電氣凸點通過標記352表示。在一實施例中，底層填料354已經被流入以加固底部芯片350與封裝襯底310之間的接合。在一制程實施例中，在底層填料354的固化期間同時，進行電氣凸點352的回流。
底部芯片350的制程可通過關于底部芯片150、250和本公開內容中其它位置中公開的任一實施例來完成。圖3b是根據實施例的圖3a中描述的該裝置在進一步處理之后的橫截面圖。圖3b中描繪的該裝置301已被進一步處理以獲得混合疊層裝置301，該混合疊層裝置301將成為PoP層疊芯片裝置的一部分。該混合疊層裝置301包括管芯間粘合劑356，該管芯間粘合劑356已被形成在底部芯片350上，且頂部芯片358已被安裝在該粘合劑156上。頂部芯片358由底部芯片350所支承。在一實施例中，頂部芯片358通過引線接合而耦合至封裝襯底310，其中一條引線接合通過附圖標記360表示。因此，混合疊層裝置301包括安裝在封裝襯底310上的倒裝芯片350，以及設置在倒裝芯片350上方的引線接合芯片358。在進一步處理中，通過插入件的偏移高度來匹配偏移高度336。現在將清楚，該混合疊層的組裝先于插入件至封裝襯底310的組裝。與圖Id中描繪的混合管芯疊層裝置實施例相似，要組裝的插入件將容納該混合管芯疊層的高度，該混合管芯疊層的高度包括引線接合360以及頂部芯片358、粘合劑356、底部芯片350和電氣凸點352所產生的偏移。在一實施例中，未使用疊層密封劑。在一實施例中，底部芯片350是處理器，且頂部芯片358是RF器件。該混合管芯疊層可在諸如智能電話之類的無線通信裝置中使用。通過適當地觀測圖3b中所描繪的相似結構和空間，也可推斷出之前相對于所公開的實施例所說明和描述的細節。此外，相對于圖3b中所描繪和描述的PoP層疊芯片實施例，可推斷出之前公開的I/O和帶寬能力。圖4是根據示例實施例的用于層疊管芯封裝體的插入件裝置400的橫截面圖。該裝置400類似于圖2a中描繪的裝置200，除了在層疊管芯450和458的組裝之后進行插入件的組裝。描繪了層疊芯片裝置400。層疊芯片裝置400包括底部芯片450和頂部芯片458。在一實施例中，底部芯片450是處理器，且頂部芯片458是通過硅通孔(TSV)技術耦合的存儲器管芯。在虛線圓中詳細描繪了單個TSV474。在實施例中，頂部芯片558是2級(L2)存儲器高速緩存(其中LO和LI在處理器450內)，諸如用于處理器450的諸如靜態隨機存取存儲器(SRAM)。底部芯片450的制程可通過關于底部芯片150、250、350和本公開內容中其它位置中公開的任一實施例來完成。
因此，層疊芯片裝置400包括安裝在封裝襯底410上的倒裝芯片450，以及設置在倒裝芯片450上方的通過TSV耦合的芯片458。通過將被組裝的插入件來匹配層疊芯片450和458的偏移高度436。因此，該插入件將容納該層疊芯片配置的高度。在一實施例中，頂部芯片458是諸如隨機存取存儲器(RAM)管芯458之類的存儲器管芯。在一實施例中，頂部芯片458是諸如動態隨機存取存儲器(DRAM)管芯458之類的存儲器管芯。在一實施例中，頂部芯片458是諸如靜態隨機存取存儲器(SRAM)管芯458之類的存儲器管芯。在一實施例中，頂部芯片458是諸如可擦除可編程存儲器(EPROM)管芯458之類的存儲器管芯。根據特定應用，可使用其它存儲器管芯配置。在一實施例中，頂部芯片458包括射頻器件(RF)標簽。在一實施例中，頂部芯片458包括用于無線通信的射頻器件。在一制程實施例中，疊層密封劑將被填充到凹部中，該凹部將由插入件形成在芯片疊層周圍。 通過適當地觀測圖4中所描繪的相似結構和空間，也可推斷出之前關于所公開的實施例所說明和描述的細節。此外，相對于圖4中所描繪和描述的PoP層疊芯片實施例，可推斷出之前公開的I/O和帶寬能力。圖5是根據實施例的將支承封裝體堆疊裝置的混合管芯裝置500的橫截面圖。該混合管芯裝置500包括底部芯片550、頂部芯片558以及中間芯片551。頂部芯片558和中間芯片551由底部芯片550所支承。底部芯片550是可稱為第一芯片的倒裝芯片，中間芯片551是可稱為第二芯片551的通過TSV耦合的芯片，頂部芯片558是可稱為后續芯片558的引線接合芯片。在一實施例中，緊鄰設置在底部芯片550上方的通過TSV耦合的芯片的數量在2到8的范圍內，然后是頂部芯片556。底部芯片550的制程可通過相對于本公開內容中描繪的底部芯片所公開的任一實施例來完成。在一實施例中，頂部芯片558通過引線接合而被耦合至封裝襯底510，其中一條引線接合通過附圖標記560表示。因此，插入件530的偏移高度536容納混合管芯疊層的高度，該混合管芯疊層的高度包括引線接合560以及頂部芯片558、中間芯片551、底部芯片550以及電氣凸點和芯片間粘合劑和間隔件所產生的偏移，如圖所示。在制程實施例中，已填充疊層密封562，以隔離混合管芯疊層，并進一步防止引線接合560的移動。疊層密封劑562也可用于保護混合管芯疊層免遭環境和處理危害。疊層密封劑562也可用于利于從混合管芯疊層向外的熱交換。在一實施例中，未使用疊層密封劑。在一實施例中，第一芯片550是處理器，中間芯片551是TSV RAM芯片，頂部芯片558是RF器件。該混合管芯疊層可在諸如智能電話之類的無線通信裝置中使用。通過適當地觀測圖5中所描繪的相似結構和空間，也可推斷出之前相對于所公開的實施例所說明和描述的細節。此外，相對于圖5中所描繪和描述的PoP層疊芯片實施例，可推斷出之前所公開的I/O和帶寬能力。圖6是根據實施例的將支承PoP混合管芯裝置的混合管芯裝置600的橫截面圖。該混合管芯裝置600包括底部芯片650、頂部芯片659以及若干中間芯片651、653和658。頂部芯片659和中間芯片651、653和658由底部芯片650所支承。底部芯片650的制程可通過相對于本公開內容中所描繪的底部芯片所公開的任一實施例來完成。混合管芯裝置600是具有多個TSV芯片和多個引線接合芯片的實施例。底部芯片650是可被稱為第一芯片的倒裝芯片。中間芯片651是可被稱為第二芯片651的通過TSV耦合的芯片。中間芯片653是可被稱為第三芯片653的通過TSV耦合的芯片。中間芯片658是可被稱為第四芯片658的引線接合芯片。并且，頂部芯片659是可被稱為后續芯片659的引線接合芯片。在一實施例中，緊鄰設置在底部芯片550上方和引線接合芯片658下方的通過TSV耦合的芯片的數量在從2到8的范圍內。在一實施例中，引線接合芯片658和引線接合芯片559分別通過引線接合660和661而耦合至封裝襯底610。因此，插入件630的偏移高度636容納混合管芯疊層的高度，該混合管芯疊層的高度包括引線接合660和661以及整個芯片疊層 、電氣凸點、芯片間粘合劑和間隔件，如圖所示。在制程實施例中，已填充疊層密封劑662，以隔離混合管芯疊層，并進一步防止接合線660和661的移動。疊層密封劑662也可用于保護混合管芯疊層免遭環境和處理危害。疊層密封劑662也可用于利于從混合管芯疊層向外的熱交換。在一實施例中，未使用疊層密封劑。通過適當地觀測圖6中所描繪的相似結構和空間，也可推斷出之前相對于所公開的實施例所說明和描述的細節。此外，相對于圖6中所描繪和描述的PoP層疊芯片實施例，可推斷出之前公開的I/O和帶寬能力。圖7是根據實施例的將支承封裝體堆疊裝置的混合管芯裝置700的橫截面圖。該混合管芯裝置700包括底部芯片750、頂部芯片759以及若干中間芯片751、753和758。頂部芯片759和中間芯片751、753和758由底部芯片750所支承。混合管芯裝置700是具有多個TSV芯片和多個引線接合芯片的實施例，其中引線接合芯片在TSV芯片下方。底部芯片750是可被稱為第一芯片的倒裝芯片。中間芯片751是可被稱為第二芯片751的通過TSV耦合的芯片。中間芯片758是可被稱為第三芯片758的引線接合芯片。中間芯片753是可被稱為第四芯片753的通過TSV耦合的芯片。并且，頂部芯片759是可被稱為后續芯片759的引線接合芯片。在一實施例中，第二芯片751是支承底部芯片750的存儲器高速緩存芯片。底部芯片750的制程可通過相對于本公開內容中描繪的底部芯片所公開的任一實施例來完成。在一實施例中，第四芯片753是支承后續芯片759的TSV存儲器高速緩存芯片。在示例實施例中，混合管芯裝置700是諸如超級智能電話之類的PoP層疊芯片裝置的一部分。在此實施例中，底部芯片750是處理器，且第二芯片751是存儲器高速緩存。中間芯片758是用于處理在線通信的引線接合器件。頂部芯片759是由第四芯片753所支承的全球定位系統(GPS)芯片，該第四芯片753充當該GPS芯片759的高速緩存。此外，在示例實施例中，頂部封裝體在一實施例中，第四芯片753被用作支承件，且被用作中間芯片758與頂部芯片759之間的接口。例如，第四芯片753具有TSV，該TSV允許頂部芯片759與中間芯片758之間的直接通信。在一實施例中，引線接合芯片758和引線接合芯片759分別通過引線接合760和761耦合至封裝襯底710。因此，插入件730的偏移高度736容納混合管芯疊層的高度，該混合管芯疊層的高度包括弓I線接合760和761以及整個芯片疊層、電氣凸點、芯片間粘合劑和間隔件，如圖所示。
在制程實施例中，已填充疊層密封劑762，以隔離混合管芯疊層，并進一步防止接合線760和761的移動。疊層密封劑662也可用于保護混合管芯疊層免遭環境和處理危害。疊層密封劑762也可用于利于從混合管芯疊層向外的熱交換。在一實施例中，未使用疊層密封劑。通過適當地觀測圖6中所描繪的相似結構和空間，也可推斷出之前相對于所公開的實施例所說明和描述的細節。此外，相對于圖6中所描繪和描述的PoP層疊芯片實施例，可推斷出之前公開的I/O和帶寬能力。圖8是根據示例實施例的制程和方法流程圖800。在810，制程包括在封裝襯底上形成插入件。該插入件被配置成具有偏移，該偏移將匹配于要被放置在該封裝襯底上的芯片疊層。在820，該制程包括在封裝襯底上形成芯片疊層。在制程820先于制程810的情況下，在形成芯片疊層之后，該插入件被放置在封裝襯底上。在制程820在 制程810之后的情況下，該芯片疊層在插入件留下的凹部內形成。在一實施例中，該制程開始于810，結束于820。在830，該制程包括填充疊層密封劑以隔離該芯片疊層。在一實施例中，該制程開始于810，結束于830。在840，該制程包括在插入件上形成頂部封裝體。在一實施例中，該制程開始并結束于840。圖9是根據實施例的計算機系統900的示意圖。如所描繪，計算機系統900(也稱為電子系統900)可具體實現如本公開內容中所陳述的若干公開實施例中的任一個實施例及其等價方案的PoP層疊芯片裝置。在一實施例中，電子系統900是計算機系統，該計算機系統包括系統總線920，用于將電子系統900的多個部件電耦合。根據多個實施例，系統總線920是單個總線或總線的任意組合。電子系統900包括提供功率至集成電路910的電壓源930。在一些實施例中，電壓源930通過系統總線920向集成電路910提供電流。根據一實施例，集成電路910電耦合至系統總線920，且包括任何電路或電路的組合。在一實施例中，集成電路910包括任何類型的處理器912。如本文中所使用，處理器912可表示任何類型的電路，諸如但不限于微處理器、微控制器、圖形處理器、數字信號處理器或另一種處理器。在一實施例中，在處理器的存儲器高速緩存中存在SRAM實施例。可包含在集成電路910中的其他類型的電路為定制電路或專用集成電路(ASIC)，諸如用于諸如蜂窩電話、尋呼機、便攜式計算機、雙向無線電之類的無線設備以及類似電子系統中的通信電路914。在一實施例中，處理器910包括諸如靜態隨機存取存儲器(SRAM)之類的管芯上存儲器916，且該SRAM可包括具有存取和拉低區的獨立S/D區的6T SRAM單元。在一實施例中，處理器910包括諸如嵌入動態隨機存取存儲器(eDRAM)之類的嵌入管芯上存儲器916。在一實施例中，電子系統900還包括外部存儲器940,該外部存儲器940又可包括適合于特定應用的一個或多個存儲器元件，諸如RAM形式的主存儲器942、一個或多個硬驅動器944、和/或處理可移除介質的一個或多個驅動器946 (諸如軟磁盤、光盤(⑶)、數字多功能盤(DVD)、快閃存儲器驅動器以及本領域已知的其他可移除介質)。根據一實施例，夕卜部存儲器940也可以是嵌入存儲器948，諸如嵌入在處理器安裝襯底中的微電子管芯。
在一實施例中，電子系統900還包括顯不設備950、音頻輸出960。在一實施例中，電子系統900包括諸如控制器970之類的輸入設備，其可以是鍵盤、鼠標、軌跡球、游戲控制器、麥克風、語音識別設備、或向電子系統900中輸入信息的任何其他輸入設備。如本文中所示，集成電路910可按照多種不同實施例來實現，包括根據若干公開的實施例中的任一實施例及其等價方案的PoP層疊芯片裝置、電子系統、計算機系統、一種或多種制造集成電路的方法、以及一種或多種制造包括根據如本文多個實施例中陳述的若干公開實施例中的任一實施例及其業內認可等價方案的PoP層疊芯片裝置的電子組件的方法。根據所公開的若干PoP層疊芯片裝置實施例及其等價方案，元件、材料、幾何形狀、尺寸以及操作順序均可改變以適合特定I/o耦合要求，這些要求包括處理器安裝襯底中所嵌入的微電子管芯的陣列觸點數、陣列觸點配置。
提供摘要以符合37C. F. R. § I. 72 (b)，該法條要求存在摘要，以允許讀者快速地查明技術公開內容的本質和要點。該摘要是以它不用于解釋或限制權利要求的范圍或含義的理解而提交的。在上述詳細描述中，為了組織本公開的內容，在單個實施例中將多種特征組合在一起。這種公開方法不應被解釋為反映聲明要求保護的本發明實施例相比于各個權利要求中所明確陳述的特征而言需要更多特征的意圖。相反，如所附權利要求所反映出來的那樣，發明的主題少于以上公開的單個實施例的所有特征。因此，所附權利要求在此被包括到具體描述中，其中每個權利要求獨立作為單獨的優選實施例。本領域普通技術人員將容易理解，可對為了說明本發明本質而描述和說明的部件和方法階段的細節、材料和安排作出各種其他改變，而不背離如所附權利要求中表達的本發明的原理和范圍。
權利要求
1.一種封裝體堆疊裝置，包括 封裝襯底，包括管芯面和底面； 設置在所述管芯面上的芯片疊層，其中所述芯片疊層包括設置在所述管芯面上的底部芯片和設置在所述底部芯片上方的頂部芯片，其中所述頂部芯片由所述底部芯片所支承，且其中所述芯片疊層具有偏移高度；以及 插入件，其設置在所述管芯面上且包圍所述芯片疊層，其中所述插入件匹配于所述偏移高度。
2.如權利要求I所述的裝置，其特征在于，所述插入件具有球柵陣列，所述裝置還包括 頂部封裝體，其中所述頂部封裝體包括至少ー個微電子器件，且其中所述頂部封裝體配合所述插入件球柵陣列。
3.如權利要求I所述的裝置，其特征在于，所述芯片疊層包括 所述底部芯片是安裝在所述襯底管芯面上的倒裝芯片；以及 所述頂部芯片是設置在所述倒裝芯片上的引線接合芯片。
4.如權利要求I所述的裝置，其特征在于，所述芯片疊層包括 所述底部芯片是安裝在所述襯底管芯面上的倒裝芯片； 設置在所述倒裝芯片上的引線接合第二芯片；以及 所述頂部芯片是設置在所述引線接合第二芯片上方的引線接合后續芯片。
5.如權利要求I所述的裝置，其特征在于，所述芯片疊層包括 所述底部芯片是安裝在所述襯底管芯面上的倒裝芯片； 設置在所述倒裝芯片上的硅通孔(TSV)第二芯片；以及 所述頂部芯片是設置在所述TSV第二芯片上的引線接合后續芯片。
6.如權利要求I所述的裝置，其特征在于，所述芯片疊層包括 所述底部芯片是安裝在所述襯底管芯面上的倒裝芯片； 設置在所述倒裝芯片上的硅通孔(TSV)第二芯片； 設置在所述TSV第二芯片上的TSV第三芯片；以及 所述頂部芯片是設置在所述TSV第三芯片上的引線接合第四芯片。
7.如權利要求I所述的裝置，其特征在于，所述芯片疊層包括 所述底部芯片是安裝在所述襯底管芯面上的倒裝芯片； 設置在所述倒裝芯片上的硅通孔(TSV)第二芯片； 設置在所述TSV第二芯片上的TSV第三芯片，其中所述TSV第三芯片是范圍為2至8個TSV芯片的多個TSV芯片；以及 所述頂部芯片是設置在所述TSV第三芯片上方的引線接合后續芯片。
8.如權利要求I所述的裝置，其特征在于，所述芯片疊層包括 所述底部芯片是安裝在所述襯底管芯面上的倒裝芯片； 設置在所述倒裝芯片上的硅通孔(TSV)第二芯片； 設置在所述TSV第二芯片上方的TSV第三芯片； 設置在所述TSV第二芯片上方的引線接合第四芯片；以及 所述頂部芯片是設置在所述弓I線接合第四芯片上方的引線接合后續芯片。
9.如權利要求I所述的裝置，其特征在于，所述芯片疊層包括 所述底部芯片是安裝在所述襯底管芯面上的倒裝芯片；
10.設置在所述TSV第一芯片上方的引線接合第二芯片； 設置在所述引線接合第二芯片上方的硅通孔(TSV)第三芯片；以及 所述頂部芯片是設置在所述TSV第三芯片上方的引線接合后續芯片。
11.如權利要求I所述的裝置，其特征在于，所述芯片疊層包括 所述底部芯片是安裝在所述襯底管芯面上的倒裝芯片；以及 所述頂部芯片是設置在所述倒裝芯片上的硅通孔(TSV)芯片。
12.如權利要求I所述的裝置，其特征在于，所述芯片疊層包括 所述底部芯片是安裝在所述襯底管芯面上的倒裝芯片； 所述頂部芯片是設置在所述倒裝芯片上方的硅通孔(TSV)后續芯片；以及 設置在所述底部芯片與所述頂部芯片之間的范圍為2至7個芯片的至少ー個TSV芯片。
13.一種封裝體堆疊層疊芯片裝置，包括 封裝襯底，包括管芯面和底面； 設置在所述管芯面上的芯片疊層，其中所述芯片疊層包括設置在所述管芯面上的底部芯片和設置在所述底部芯片上方的頂部芯片，其中所述頂部芯片由所述底部芯片所支承，且其中所述芯片疊層具有偏移高度； 插入件，設置在所述管芯面上且包圍所述芯片疊層，其中所述插入件匹配于所述偏移高度；以及 設置在所述插入件上的頂部封裝體，其中所述頂部封裝體包括至少ー個微電子器件。
14.如權利要求13所述的裝置，其特征在于，所述芯片疊層包括 所述底部芯片是安裝在所述襯底管芯面上的倒裝芯片；以及 所述頂部芯片是設置在所述倒裝芯片上的硅通孔(TSV)芯片。
15.如權利要求13所述的裝置，其特征在于，所述芯片疊層包括 所述底部芯片是安裝在所述襯底管芯面上的倒裝芯片； 所述頂部芯片是設置在所述倒裝芯片上方的硅通孔(TSV)后續芯片；以及 設置在所述底部芯片與所述頂部芯片之間的范圍為2至7個芯片的至少ー個TSV芯片。
16.如權利要求13所述的裝置，其特征在于，所述芯片疊層包括 所述底部芯片是安裝在所述襯底管芯面上的倒裝芯片；以及 所述頂部芯片是設置在所述倒裝芯片上的引線接合芯片。
17.如權利要求13所述的裝置，其特征在于，所述芯片疊層包括 所述底部芯片是安裝在所述襯底管芯面上的倒裝芯片； 設置在所述倒裝芯片上的引線接合第二芯片；以及 所述頂部芯片是設置在所述引線接合第二芯片上方的引線接合后續芯片。
18.—種組裝封裝體堆疊層疊芯片裝置的方法，包括 將具有球柵陣列的頂部封裝體組裝至三維(3D)層疊芯片裝置的匹配球柵陣列，所述·3D層疊芯片裝置包括封裝襯底，包括底面和管芯面； 設置在所述管芯面上的芯片疊層，其中所述芯片疊層具有疊層高度； 以及 包括管芯面和頂面的插入件，其中所述插入件產生偏移高度，所述 偏移高度匹配于所述疊層高度，且其中所述組裝包括使所述頂部封裝體配 合所述插入件。
19.如權利要求18所述的方法，其特征在于，在將所述插入件組裝至所述封裝襯底之前，將所述芯片疊層組裝在所述封裝襯底上。
20.如權利要求18所述的方法，其特征在于，在將所述芯片疊層組裝至所述封裝襯底之前，將所述插入件組裝在所述封裝襯底上。
21.如權利要求18所述的方法，其特征在于，還包括在所述芯片疊層上形成疊層密封齊U。
22.如權利要求18所述的方法，其特征在于，形成所述芯片疊層包括 將底部芯片倒裝安裝在所述襯底管芯面上；以及 將頂部芯片引線接合安裝在所述倒裝芯片上方。
23.如權利要求18所述的方法，其特征在于，形成所述芯片疊層包括 將底部芯片倒裝安裝在所述襯底管芯面上； 將第二芯片引線接合安裝在所述底部芯片上方；以及 將頂部芯片引線接合安裝在所述第二芯片上方。
24.如權利要求18所述的裝置，其特征在于，形成所述芯片疊層包括 將底部芯片倒裝安裝在所述襯底管芯面上； 將第二芯片通過硅通孔(TSV)安裝在所述倒裝芯片上；以及 將后續芯片引線接合安裝在所述第二芯片上方作為頂部芯片。
25.ー種計算系統，包括 封裝襯底，包括管芯面和底面； 設置在所述管芯面上的芯片疊層，其中所述芯片疊層包括設置在所述管芯面上的底部芯片和設置在所述底部芯片上方的頂部芯片，其中所述頂部芯片由所述底部芯片所支承，且其中所述芯片疊層具有偏移高度； 插入件，設置在所述管芯面上且包圍所述芯片疊層，其中所述插入件匹配于所述偏移高度；以及 設置在所述插入件上的頂部封裝體，其中所述頂部封裝體包括至少ー個微電子器件；以及 包含所述頂部封裝體的設備外売。
26.如權利要求25所述的計算系統，其特征在于，所述計算系統是下述之ー的一部分蜂窩電話、尋呼機、便攜式計算機、桌面計算機以及雙向無線電。
全文摘要
一種層疊芯片裝置包括封裝襯底和插入件，其中芯片疊層設置有間隙，該間隙匹配于該插入件。一種封裝體堆疊層疊芯片裝置包括設置在插入件上的頂部封裝體。
文檔編號H01L23/48GK102804364SQ201080028740
公開日2012年11月28日 申請日期2010年5月4日 優先權日2009年6月26日
發明者S·穆薩庫瑪, C·A·蓋勒 申請人:英特爾公司