具有可調諧特征阻抗的垂直共面波導、設計結構及其制造方法

專利名稱：具有可調諧特征阻抗的垂直共面波導、設計結構及其制造方法
技術領域：
本發明一般涉及片上傳輸線(on-chip transmission line)，更具體地涉及具有可調諧特征阻抗(tunable characteristic impedance)的片上垂直共面波導(coplanar waveguide)、設計結構及其制造方法。
背景技術：
片上互連(on-chip interconnect)(例如，片上傳輸線)的性能是影響整體芯片性能的重要因素。通常在生產開始前對片上傳輸線進行建模，以盡力減少設計時間。由于片上傳輸線對整體芯片性能的重要性，在評估高性能設計時需要片上傳輸線的準確模型。傳輸線模型中存在的任何錯誤都可能導致與片上傳輸線關聯的特征阻抗和/或衰減的不準確估計。基于錯誤建模而生產的芯片可能無法以設計規范所需的方式執行，并因此無法有效率地使用時間、精力、和資金。片上傳輸線的通常類型是共面波導。傳統的共面波導包括兩側有接地線的信號線。所有這三條線(例如，信號線和兩條接地線)都形成在半導體結構的公共布線層 (common wiring level)中，因此在基本上水平的面上共面。傳統的片上共面波導難以建模，因為在共面波導附近的半導體結構的不對稱性產生了難以建模的不對稱電場。當電場與空氣相交(例如，在共面波導的上方)或與硅基板相交(例如，在共面波導的下方)時，加重了傳統共面波導的建模的難度。這是因為，對于空氣和/或基板耦合的效應，不存在高度準確的模型。因此，多數設計者不進行建模，而是依賴所制造的原型的硬件測量來驗證芯片設計，這拉長了設計周期和產品上市的時間。因此，在該技術領域中存在克服上述缺點和限制的需要。

發明內容
在本發明的第一方面中，提供了一種片上傳輸線，包括信號線、與信號線隔開且在信號線上方的上接地線(upper ground line)、以及與信號線隔開且在信號線下方的下接地線(lower ground line)。信號線、上接地線、以及下接地線在介電材料中基本上垂直對齊(align)。在本發明的另一方面中，提供了一種制造半導體結構的方法。該方法包括在有源器件上方的至少一個布線層中形成片上傳輸線的下接地線，在該至少一個布線層上方的第二布線層中形成片上傳輸線的信號線，以及在該第二布線層上方的第三布線層中形成片上傳輸線的上接地線。在本發明的再一方面中，提供了一種有形地實施在機器可讀介質中的設計結構， 用于設計、制造、或測試集成電路。該設計結構包括信號線、與信號線隔開且在信號線上方的上接地線、以及與信號線隔開且在信號線下方的下接地線。信號線、上接地線、以及下接地線在介電材料中基本上垂直對齊。


下面參照所示的多個附圖，通過本發明的示例性實施例的非限定示例對本發明進行詳細說明。圖1示出了水平共面波導；圖2至4示出了根據本發明的方面的垂直共面波導；圖5至7示出了根據本發明的方面的結構側視圖及各個工藝步驟；圖8至13示出了根據本發明的方面的電路參數的數據圖；以及圖14是半導體設計、制造、和/或測試中使用的設計處理的流程圖。
具體實施例方式本發明一般涉及片上傳輸線，更具體地涉及具有可調諧特征阻抗的片上垂直共面波導、設計結構及其制造方法。在實施例中，片上傳輸線包括形成在有源器件上的布線層中的信號線。第一接地線形成在信號線下方的布線層中，且通過介電材料與信號線隔開。第二接地線形成在信號線上方的布線層中，且也通過介電材料與信號線隔開。信號線和這兩條接地線在介電材料中垂直對齊，這為垂直共面波導產生了基本對稱的電場。以此方式，本發明的實施方式提供了更易于準確建模的設計結構。根據本發明的方面，可以通過改變信號線和/或接地線的厚度(例如，水平尺寸) 來調諧(例如，調整)垂直共面波導的特征阻抗。根據本發明的附加方面，可以通過在垂直共面波導的任一側上沿著垂直共面波導的長度方向形成金屬帶(metal strip)而調諧垂直共面波導的特征阻抗。例如，垂直共面波導的特征阻抗可能受到以下因素影響垂直共面波導與金屬帶之間的水平間隔；沿垂直共面波導長度方向的金屬帶之間的間隔；沿垂直共面波導長度方向的金屬帶的尺寸；以及/或者金屬帶是浮接(floating)還是連接到垂直共面波導的接地線。圖1示出了水平共面波導5，其包括形成在氧化層25中的導電信號線10和導電接地線15、20。氧化層25形成在硅基板30上。氮化層35和鈍化層40 (例如，聚酰亞胺 (polyimide))形成在氧化層25上。典型地，鈍化層40的上表面與空氣45接觸。箭頭“E” 表示電場，其從信號線10發出并結束于接地線15、20。如圖1所描繪，存在于水平共面波導5之上的電場“E”與存在于水平共面波導之下的電場“E”穿過不同材料的不同層。更具體地，在水平共面波導5的頂部，電場‘ ”穿過氧化層25的薄的一部分、氮化層35、鈍化層40、和空氣45。另一方面，在水平共面波導5的底部，電場“E”穿過氧化層25的厚的一部分以及硅基板30。環繞水平共面波導5的材料的不對稱性產生了難以建模的不對稱電場“E”。由于缺少針對空氣45和硅基板30對電場 “E”的效應的準確模型，更加重了對水平共面波導5建模的難度。圖1所描繪的水平共面波導5也因為電場“E”與硅基板30相交而遭受性能缺陷。在CMOS技術中，低電阻硅基板30與信號線10和接地線15、20電耦合的效應增加了片上傳輸線的插入損耗(insertion loss)。與這種基板耦合相關聯的損耗誘發特性 (loss-inducing characteristic)對水平共面波導5的RF性能有不利的影響。圖2示出了根據本發明的方面的垂直共面波導60。在實施例中，垂直共面波導60包括彼此基本垂直對齊地形成在介電材料80中的導電信號線65、導電上接地線70以及導電下接地線75。介電材料80可形成在有源器件的硅基板85上方。氮化層90和鈍化層95 可形成在氧化層80上方，其中鈍化層95的上表面暴露在空氣100中。介電材料80可包括但不限于高k電介質、低k電介質、超低k電介質、氧化物等。例如，介電材料80可包括硼磷硅玻璃(borophosphosilicate glass, BPSG)或高密度等離子體(HDP)氧化物。如圖2所描繪，垂直共面波導60的電場“E”完全或幾乎完全存在于單一類型的材料(例如，介電材料80)內。與圖1的水平共面波導5相比，垂直共面波導60具有更加對稱的電場“E”。因此，與圖1的水平共面波導5相比，垂直共面波導60更易于建模。仍參考圖2，由于信號線65、上接地線70、下接地線75在介電材料80中的垂直布置，從而空氣100和硅基板85對垂直共面波導60的電場“E”具有極小的影響。因此，與圖 1的水平共面波導5相比，可以更準確地對垂直共面波導60建模。此外，根據本發明的方面，因為電場主要包括在介電材料80內，所以可以最小化垂直共面波導60的基板耦合效應 (substrate coupling effect)。因此，與圖1的水平共面波導5相比，垂直共面波導60具有更好的損耗特性。圖3示出了根據本發明的方面的分別位于垂直共面波導60的任一側的可選金屬帶110和115。在實施例中，金屬帶110和115形成在介電材料80中且在信號線65、上接地線70、及下接地線75的左側和右側。如這里更詳細地討論的，可以通過分別在信號線65、 上接地線70、和下接地線75的兩側提供金屬帶110和115而將垂直共面波導60的特征阻抗調諧至特定的期望值。這些金屬帶可以直接連接到接地平面(例如，上接地線70和下接地線75)，或者可以浮接(例如，不直接連接到接地平面)。也可以通過改變信號線65、上接地線70、和下接地線75的厚度“t”來調諧垂直共面波導60的特征阻抗。圖4示出了根據本發明的方面的垂直共面波導60的透視圖，垂直共面波導60包括垂直對齊的信號線65、上接地線70、和下接地線75。多個金屬帶110、115沿著垂直共面波導60的長度方向以垂直陣列的形式布置在垂直共面波導60的左右兩側。尺寸“t”表示信號線65、上接地線70、和下接地線75在水平方向上的厚度。尺寸“d”表示垂直共面波導 60與金屬帶110、115之間在水平方向上的距離。尺寸“W”表示金屬帶110、115的寬度，而尺寸“S”表示金屬帶110、115之間在與水平方向和垂直方向正交的方向上(例如，沿垂直共面波導60的長度方向)的間隔。尺寸“t”、“d”、“w”、和“S”可以根據特定的應用和設計而改變，下面說明一些非限制性的示例性尺寸。可以通過改變“t”、“d”、“W”、和“S”尺寸中的任一個或多個來改變接地平面(例如，上和下接地線70、75)與信號平面(例如，信號線65)之間的電容。特征阻抗定義為
=SQRT(L/C)，其中，“L”為每單位長度的電感，“C”為每單位長度的電容。因此，可以通過適當地選擇“t”、“d”、“w”、和“S”尺寸而調諧垂直共面波導60的特征阻抗。以此方式，本發明的實施可用于獲得約35歐姆至約75歐姆范圍中的特征阻抗，優選為約50歐姆。然而， 本發明并不限于這些數值，并且可以通過調整“t”、“d”、“w”、及“S”尺寸獲得任何期望的特征阻抗。根據本發明的方面，可以使用傳統的工藝技術將圖2至4中所描繪的結構制造為層化半導體結構。例如，圖5至7示出了根據本發明的方面的用于形成傳輸線結構的結構和各個工藝步驟。具體地，圖5示出了示例性半導體結構的剖面圖，其包括基板85及形成在其上的介電層125。基板85可以使用傳統工藝技術形成，其可以包括例如半導體器件(例如，柵極、源極/漏極區域等)形成在其中的硅基板。介電層125可以使用傳統工藝技術形成，并且可以由任意合適的材料組成，所述材料包括但不限于高k電介質、低k電介質、超低 k電介質等。例如，介電層125可以包括與上面有關圖2和3描述的介電材料80對應的任意合適的氧化物材料。仍然參考圖5，布線層Ml形成在介電層125上。在實施例中，布線層Ml由與介電層125相同的材料(例如，氧化物材料)組成。使用傳統的光刻蝕刻和沉積工藝將導體部分130形成在布線層Ml中。導體部分130可由任意合適的導電材料組成，所述材料包括但不限于銅、鋁、合金等，并且，導體部分130可以使用傳統工藝形成。圖6示出了圖5的結構，在其上已經形成了附加的布線層M2、M3、M4和MQ、以及介層(via level)Vl、V2、V3和VQ。在實施例中，所有布線層M2-MQ以及介層Vl-VQ都由與第一布線層Ml相同的材料(例如，氧化物)組成。此外，每一布線層M2-MQ和介層Vl-VQ包括類似于導體部分130的各自導體部分。多個各自導體部分被構造和布置為形成上面關于圖2至4描述的下接地線75。以此方式，下接地線75跨越多個布線層和介層。圖7示出了圖6的結構，在其上，附加的布線層135、LY、145、AM和155形成在Ml-MQ 層上方。在實施例中，所有布線層135、LY、145、AM和155都由與布線層Ml-MQ相同的材料 (例如，氧化物)組成。根據本發明的方面，信號線65形成在布線層LY中，而上接地線70 形成在布線層AM中。信號線65和上接地線70可由任意合適的導電材料形成，所述導電材料包括但不限于銅、鋁、合金等，并且，信號線65和上接地線70可使用傳統工藝形成。可以使用傳統技術(例如，標準的生產線后端(BEOL)工藝)形成圖5至7的特征。 例如，可用于形成這些特征的制造工藝包括但不限于光刻掩模和曝光、蝕刻(例如，反應離子蝕刻(RIE)等)、金屬化(例如，化學氣相沉積(CVD)等)、以及平面化與拋光工藝(例如，化學機械拋光(CMP)等)。此外，本發明的實施也可使用圖5至7中未示出的附加特征。 例如，可使用勢壘材料(barrier material)作為襯層(liner)或蓋層(cap)等。此外，圖5至7中所描繪的各層可具有任意合適的高度，并且彼此的高度可不相同。例如，布線層Ml-MQ可具有約3. 56 μ m的組合高度，層135可具有約4 μ m的高度，層LY 可具有約1. 25 μ m的高度，層145可具有約4 μ m的高度，而層AM可具有約4 μ m的高度。然而，本發明并不限于這些值，而是可以采用任意合適的高度。此外，本發明并不限于所示的布線層的數量。而是，本發明的方面可使用具有任意數量的布線層的半導體器件(例如，模擬器件、數字器件等)。此外，上接地線70、下接地線75和信號線65可具有任意合適的厚度“t”。如圖3 和7所描繪，上接地線70、下接地線75和信號線65都具有相同的厚度“t”。然而，本發明并不限于該配置；而是，上接地線70、下接地線75和信號線65可各自具有不同的相應厚度 “t”。此外，上接地線70和信號線65并不局限于單個相應的布線層，而可跨越多個布線層 (以及介層，如果存在的話)。類似地，雖然下接地線75顯示為跨越多個層M1-MQ，但其并不限于這種實施方式，而是可以同樣地形成在單個層中。雖然沒有顯示在圖5至7中，金屬帶110和115可以與上接地線70、下接地線75 和信號線65基本同時形成在圖5至7所示的層化半導體結構的這些層中。換言之，可以使用傳統工藝將對應于金屬帶110和115的導電材料形成在所選布線層和介層中的選擇性位置處。通過在布線層內所選位置中形成金屬帶110和115，可以以任何期望的方式修改“d”、 “W”、和“S”尺寸(上面關于圖4所描述的)。如上面關于圖4所說明的，可以通過改變“t”、 “d”、“w”、及“S”尺寸中的一個或多個來改變接地平面(例如，上和下接地線70、75)與信號平面(例如，信號線65)之間的電容。因此，可以通過在相關于圖5至7的工藝步驟過程中適當地選擇“t”、“d”、“w”、和“S”尺寸來調諧垂直共面波導60的特征阻抗。根據本發明的方面，尺寸“t”、“d”、“w”、和“S”可被選擇為任何期望的值。圖8示出了根據本發明的方面的在水平共面波導與垂直共面波導之間的插入損耗值的比較。曲線200表示在LY層中形成的、寬度為1.52μπι的水平共面波導的插入損耗。 曲線205表示根據圖5至7所形成的、“t”尺寸為1. 25 μ m的垂直共面波導的插入損耗。如圖8所示，與水平共面波導相比，垂直共面波導具有較小的插入損耗。圖9示出了根據本發明的方面所形成的垂直共面波導的特征阻抗值的比較。四條曲線220、225、230、235分別對應于根據圖5至7所形成的、不具有任何金屬帶(例如，元件 110、115)、且‘4”尺寸為1.25μπι、4μπι、5μπι、 Π 10 μ m的各個垂直共面波導。如圖9所示， 特征阻抗隨著“t”尺寸的增加而降低。圖10示出了根據本發明的方面所形成的垂直共面波導的特征阻抗值的比較。三條曲線250、255、和260對應于根據圖5至7所形成的、“t”尺寸均為5 μ m的各個垂直共面波導。曲線250對應于不具有金屬帶(例如，110、115)的垂直共面波導。曲線255對應于具有“d”為1 μ m且“S”為0的浮接金屬帶的垂直共面波導。曲線260對應于具有“d”為 0. 5 μ m、“w”為2 μ m、且“S”為2 μ m的金屬帶的垂直共面波導。圖10所描繪的數據證明了金屬帶的使用對阻抗具有影響。圖11示出了根據本發明的方面所形成的垂直共面波導的每單位長度電容的比較。四條曲線270、275、280和285對應于根據圖5至7所形成的、“t”尺寸均為10 μ m的各個垂直共面波導。曲線270對應于不具有金屬帶(例如，110、115)的垂直共面波導。曲線275對應于具有“d”為1. 0 μ m且“S”為0的浮接金屬帶(例如，金屬帶為沿垂直共面波導的長度方向延伸的固態板)的垂直共面波導。曲線280和觀各自對應于具有“d”為 0. 5 μ m、“w”為2 μ m、且“S”為2 μ m的金屬帶的垂直共面波導。曲線280對應于金屬帶不直接連接到垂直共面波導(例如，金屬帶為浮接)的配置，而曲線285對應于金屬帶直接連接到接地平面(例如，金屬帶110和115直接連接到上和下接地線70、7幻的配置。圖12示出了對應于圖11所描繪的電容值的特征阻抗值的比較。更具體地，曲線 270’、275’、280’和285，分別描繪了對應于曲線270,275,280和285的阻抗。圖11和12 中所描繪的數據證明了金屬帶對電容有影響，因此對阻抗有影響。圖13示出了根據本發明的方面所形成的垂直共面波導的特征阻抗值的比較。四條曲線300、305、310和315對應于根據圖5至7所形成的、“t”尺寸均為15 μ m的各個垂直共面波導。曲線300對應于不具有金屬帶(例如，110、115)的垂直共面波導。曲線305、 310、和315對應于具有“d”為0. 5 μ m、“w”為2 μ m、以及“S”尺寸不同的浮接金屬帶的垂直共面波導。具體地，曲線305的“S”為lym，曲線310的“S”為2 μπι，且曲線315的“S” 為5μπι。圖13所描繪的數據證明金屬帶之間的間隔對阻抗具有影響。如這里所述，由于基板耗損的減少，根據本發明的方面所形成的垂直共面波導相比于傳統的水平共面波導具有更好的插入損耗。此外，由于與垂直共面波導關聯的電場的對稱性，垂直共面波導比水平共面波導更容易建模。此外，可以通過改變信號線和接地線的厚度(例如，“t”尺寸)，而對垂直共面波導的特征阻抗進行大范圍的調諧。也可以通過沿信號線和接地線的側邊加入金屬帶以及通過適當地選擇與金屬帶關聯的“d”、“s”、和“W” 尺寸來調諧特征阻抗。圖14示出了例如在半導體IC(集成電路)邏輯設計、仿真、測試、布局、及制造中使用的示例性設計流程900的框圖。設計流程900包括用于處理設計結構或器件的工藝、 機器和/或機制，以產生上述和圖2至7中所示的設計結構和/或器件在邏輯上或在功能上的等效表示。設計流程900所處理和/或產生的設計結構可被編碼在機器可讀傳輸或存儲介質上，以包括數據和/或指令，當所述數據和/或指令在數據處理系統上執行或處理時，產生硬件組件、電路、器件或系統在邏輯上、結構上、機械上或功能上的等效表示。機器包括但不限于在IC設計過程(例如，設計、制造、或仿真電路、組件、器件或系統)中使用的任何機器。例如，機器可包括光刻機器、用以產生掩模的機器和/或設備(例如，電子束寫入器(e-beam writer))、用于仿真設計結構的計算機或設備、在制造或測試工藝中使用的任何設備、或者用于將設計結構在功能上的等效表示編程到任何介質中的任何機器(例如，用以編程可編程門陣列的機器)。設計流程900可根據所設計的表示類型而改變。例如，用于建立專用IC(ASIC)的設計流程900可能不同于用于設計標準組件的設計流程900或者不同于用于將設計實例化為可編程陣列(例如，由Altera. 公司或Xilinx 公司所提供的可編程門陣列(PGA)或現場可編程門陣列(FPGA))的設計流程900。圖14圖示了多個這種設計結構，其包括優選地由設計處理(design process)910 處理的輸入設計結構920。設計結構920可以是由設計處理910所產生和處理的邏輯仿真設計結構，用以產生硬件器件在邏輯上的等效功能表示。設計結構920也可以或者替代地包括數據和/或程序指令，當被設計處理910進行處理時，所述數據和/或程序指令產生硬件器件的物理結構的功能表示。不論是表示功能和/或結構設計特征，都可以使用電子計算機輔助設計(ECAD)(諸如，由核開發者/設計者所實施的)產生設計結構920。當設計結構920被編程在機器可讀數據傳輸、門陣列、或存儲介質上時，設計結構920可由設計處理 910內的一個或多個硬件和/或軟件模塊存取和處理，以仿真或在功能上表示電子組件、電路、電子或邏輯模塊、裝置、器件、或系統，如圖2至7所示的那些。因此，設計結構920可以包括包含人類和/或機器可讀源代碼、經編譯的結構、以及計算機可執行代碼結構的文件或其他數據結構，當由設計或仿真數據處理系統處理時，所述文件或其他數據結構在功能上仿真或表示硬件邏輯設計的電路或其他級。這種數據結構可以包括硬件描述語言(HDL) 設計實體或符合和/或兼容低級HDL設計語言(例如，Verilog和VHDL)和/或高級設計語言(例如，C或C++)的其他數據結構。設計處理910優選使用和并入硬件和/或軟件模塊，用于合成(synthesizing)、翻譯(translating)、或處理圖2至7所示的組件、電路、器件、或邏輯結構的設計/仿真功能等效體，以產生可包括設計結構(諸如，設計結構920)的網表(netliSt)980。網表980可包括例如經編譯的或經處理的數據結構，其表示布線、分離組件、邏輯門、控制電路、I/O器件、模型等的列表，用于描述在集成電路設計中與其他元件和電路的連接。可以使用迭代處理來合成網表980，其中根據器件的設計規范和參數一次或多次地再合成網表980。如這里描述的其他設計結構類型，網表980可以被記錄在機器可讀數據存儲介質上或被編程為可編程門陣列。介質可以是非易失性存儲介質(諸如，磁或光盤驅動器)、可編程門陣列、小型閃存(compact flash)、或其他閃存。此外，或替代地，介質可以是系統或高速緩存(cache memory)、緩沖空間(buffer space)、或者電或光傳導器件和材料，在其上可經由因特網或其他網絡適用方法傳輸和居中存儲數據分組。設計處理910可以包括用于處理包括網表980的多種輸入數據結構類型的硬件和軟件模塊。這些數據結構類型可以例如駐存在庫單元(library element)930內， 并包括一組常用元件、電路及器件，包括用于給定制造技術(例如，不同技術節點，32nm、 45nm、90nm等)的模型、布局和符號表示。數據結構類型還可以包括設計規范(design specification) 940、特性化數據(characterization data) 950、驗證數據(verification data)960、設計規則(design rule)970、和可包括輸入測試圖案、輸出測試結果和其他測試信息的測試數據文件985。設計處理910還可以包括例如標準機械設計處理，諸如，應力分析、熱分析、機械事件仿真、用于諸如鑄造、模制及模壓成形的操作的處理仿真等。機械設計領域的普通技術人員可以獲知不偏離本發明的范圍和精神的用于設計處理910的可能的機械設計工具和應用的范圍。設計處理910也可以包括用于執行標準電路設計處理(諸如， 時序分析、驗證、設計規則檢查、放置和路由操作等)的模塊。設計處理910使用和并入邏輯和物理設計工具(諸如，HDL編譯器和仿真模型建立工具)，來將設計結構920連同所描述的某些或全部支持數據結構以及任何附加的機械設計或數據(若適用)一起處理，以產生第二設計結構990。設計結構990以用于機械器件和結構的數據的交換的數據格式駐存在存儲介質或可編程門陣列上(例如，以IGES、DXF、 Parasolid XT、JT、DRG、或用于存儲或再現這些機械設計結構的任何其他合適的格式存儲的信息)。類似于設計結構920，設計結構990優選包括一個或多個文件、數據結構、或其他計算機編碼的數據或指令，其駐存在傳輸或數據存儲介質上，并且在被ECAD系統處理時產生圖2至7中所示的本發明的一個或多個實施例在邏輯上或在功能上的等效體。在一個實施例中，設計結構990可以包括經編譯的可執行HDL仿真模型，其可在功能上仿真圖2至7 中所示的器件。設計結構990也可以使用用于集成電路的布局數據的交換的數據格式和/或符號數據格式(例如，以⑶SII (⑶S2)、GLl、OASIS、映射文件(map file)、或用于存儲這些設計數據結構的任何其他合適格式存儲的信息)。設計結構990可以包括諸如以下的信息符號數據、映射文件、測試數據文件、設計內容文件、制造數據、布局參數、布線、金屬層、介層 (via)、形狀、路由通過生產線的數據、以及制造商或其他設計者/開發者用于生產前述圖2 至7所示的器件或結構所需的任何其他數據。設計結構990可以接著進行到階段995，例如，其中設計結構990 進行投片(tape-out)、發送至制造、發送至掩模室、發送至另一設計室、送回客戶等。上述方法用于制造集成電路芯片。所得到的集成電路芯片可由制造商以原始晶片形式(即，作為具有多個未封裝芯片的單個晶片)作為裸芯發布，或者以封裝的形式發布。 在后一情況下，芯片被裝配在單芯片封裝(例如，塑料載體，具有固定到主板或其他更高層載體的引腳)中或多芯片封裝(例如，具有表面互連和/或內埋式互連的陶瓷載體)中。在任意情況下，芯片接著與其他芯片、分離電路元件和/或其他信號處理器件集成，作為(a)中間產品(例如，主板)或(b)最終產品的一部分。最終產品可以是包括集成電路芯片的任何產品，其范圍從玩具及其他低端應用到具有顯示器、鍵盤或其他輸入器件以及中央處理器的先進計算機產品。這里所使用的術語僅用于描述特定實施例的目的，而并不意在限制本發明。如本文中所使用的，除非上下文另外清楚地指示，否則單數形式“一”及“所述”也意在包括復數形式。還將理解，術語“包括”在本說明書中使用時表示所陳述的特征、實體、步驟、操作、元件和/或組件的存在，但并不排除一個或多個其他特征、實體、步驟、操作、元件、組件和/或其組合的存在或添加。所附權利要求中的所有部件或步驟以及功能單元的對應結構、材料、動作及其等同體(可適用的)意在包括用于組合其他所具體要求權利的元件來執行功能的任何結構、 材料或動作。已經為了說明及描述的目的呈現了本發明的描述，但其并不意在窮舉或者將本發明限制到所公開的形式。對于本領域的普通技術人員而言，在不偏離本發明的范圍和精神的情況下，許多修改和變化是顯而易見的。為了最佳地解釋本發明的原理和實際應用， 以及為了使得本領域的其他普通技術人員能夠理解本發明的具有適合于所預期的特定用途的各種修改的各種實施例，來選擇和描述實施例。因此，雖然本發明以實施例的方式進行了描述，但本領域的技術人員可以理解，可以在所附的權利要求的精神及范圍內以修改的方式實踐本發明。
權利要求
1.一種片上傳輸線，包括 信號線；上接地線，與所述信號線隔開且在所述信號線上方；以及下接地線，與所述信號線隔開且在所述信號線下方；其中，所述信號線、所述上接地線、以及所述下接地線在介電材料中基本上垂直對齊。
2.如權利要求1所述的片上傳輸線，其中，所述信號線、所述上接地線、和所述下接地線布置在各自不同的布線層中。
3.如權利要求1所述的片上傳輸線，其中，所述信號線、所述上接地線、和所述下接地線在水平方向上具有相同厚度。
4.如權利要求1所述的片上傳輸線，還包括至少一個金屬帶，與所述信號線、所述上接地線、和所述下接地線的第一側相鄰且隔開；以及至少另一個金屬帶，與所述信號線、所述上接地線、和所述下接地線的第二側相鄰且隔開；其中，所述第一側與所述第二側相對。
5.如權利要求4所述的片上傳輸線，其中，所述至少一個金屬帶和所述至少另一個金屬帶相對于所述上接地線和所述下接地線為浮接。
6.如權利要求4所述的片上傳輸線，其中，所述至少一個金屬帶和所述至少另一個金屬帶直接連接到所述上接地線和所述下接地線。
7.如權利要求4所述的片上傳輸線，其中所述至少一個金屬帶包括多個第一金屬帶，所述多個第一金屬帶沿著所述信號線、所述上接地線、和所述下接地線的長度方向隔開；以及所述至少另一個金屬帶包括多個第二金屬帶，所述多個第二金屬帶沿著所述信號線、 所述上接地線、和所述下接地線的長度方向隔開。
8.如權利要求7所述的片上傳輸線，其中，配置以下項中的至少一個以使得所述傳輸線的特征阻抗在約35歐姆至約75歐姆的范圍中所述信號線、所述上接地線、和所述下接地線的厚度；在(i)所述信號線、所述上接地線、和所述下接地線與(ii)所述至少一個金屬帶之間的距離；在(i)所述信號線、所述上接地線、和所述下接地線與(ii)所述至少另一個金屬帶之間的距離；所述多個第一金屬帶和所述多個第二金屬帶中的每一個的寬度；以及所述多個第一金屬帶和所述多個第二金屬帶中的各個金屬帶之間的間隔。
9.如權利要求1所述的片上傳輸線，其中，所述下接地線跨越多個布線層。
10.如權利要求9所述的片上傳輸線，其中，所述信號線和所述上接地線各自被包含在相應的單個或多個布線層內。
11.如權利要求10所述的片上傳輸線，其中 所述下接地線具有約3. 56微米的高度， 所述信號線具有約1. 25微米的高度，以及所述上接地線具有約4微米的高度。
12.一種制造半導體結構的方法，包括在有源器件上方的至少一個布線層中形成片上傳輸線的下接地線；在所述至少一個布線層上方的第二布線層中形成所述片上傳輸線的信號線；以及在所述第二布線層上方的第三布線層中形成所述片上傳輸線的上接地線。
13.如權利要求12所述的方法，其中，以基本垂直對齊的方式形成所述下接地線、所述信號線、和所述上接地線。
14.如權利要求12所述的方法，其中所述至少一個布線層被形成為多個布線層和多個介層，以及形成所述下接地線的步驟包括在所述多個布線層和所述多個介層中的每一個中布置導體材料。
15.如權利要求12所述的方法，還包括形成與所述信號線、所述上接地線、和所述下接地線的第一側相鄰且隔開的多個第一金屬帶；以及形成與所述信號線、所述上接地線、和所述下接地線的第二側相鄰且隔開的多個第二金屬帶；其中，所述第一側與所述第二側相對。
16.如權利要求15所述的方法，還包括通過調整以下各項中的至少一個來將所述傳輸線的特征阻抗調諧在約35歐姆至約75歐姆的范圍內所述信號線、所述上接地線、和所述下接地線的厚度；在(i)所述信號線、所述上接地線、和所述下接地線的第一側與(ii)所述多個第一金屬帶之間的距離；在(i)所述信號線、所述上接地線、和所述下接地線的第二側與(ii)所述多個第二金屬帶之間的距離；所述多個第一金屬帶和所述多個第二金屬帶中的每一個的寬度；以及所述多個第一金屬帶和所述多個第二金屬帶中的各個金屬帶之間的間隔。
17.一種在機器可讀介質中有形地實施的設計結構，用于設計、制造、或測試集成電路， 所述設計結構包括信號線；上接地線，與所述信號線隔開且在所述信號線上方；以及下接地線，與所述信號線隔開且在所述信號線下方；其中，所述信號線、所述上接地線、和所述下接地線在介電材料中基本上垂直對齊。
18.如權利要求17所述的設計結構，其中，所述設計結構包括網表。
19.如權利要求17所述的設計結構，其中，所述設計結構以用于集成電路布局數據的交換的數據格式駐存在存儲介質上。
20.如權利要求17所述的設計結構，其中，所述設計結構駐存在可編程門陣列中。
全文摘要
本發明公開了一種具有可調諧特征阻抗的片上垂直共面波導、設計結構及其制造方法。片上傳輸線(60)包括信號線(65)、與信號線隔開且在信號線上方的上接地線(70)、以及與信號線隔開且在信號線下方的下接地線(75)。信號線、上接地線、和下接地線在介電材料(80)中基本上垂直對齊。
文檔編號H01P3/18GK102428603SQ201080021236
公開日2012年4月25日 申請日期2010年4月28日 優先權日2009年6月4日
發明者E.米娜, 王國安 申請人:國際商業機器公司