專利名稱：多Vt場效應晶體管器件的制作方法
技術領域：
本發明涉及場效應晶體管(FET)器件，且更具體而言，涉及多閾值(Vt)FET器件及其制造技術。
背景技術：
在許多集成電路設計中使用場效應晶體管(FET)作為用以斷開及閉合電路的開關。大體而言，FET包括通過溝道連接的源極區和漏極區、以及調節通過源極區與漏極區之間的溝道的電子流的柵極。溝道可包括η型或P型半導體材料，其分別形成η溝道 FET (NFET)或 ρ 溝道 FET (PFET)。在一些應用中偏愛使用一種特定類型的FET，即鰭片FET(finFET)，這歸因于其具有快速切換時間及高電流密度。鰭片FET的基本形式包括源極區、漏極區以及源極區與漏極區之間的一個或多個鰭片形溝道。鰭片上的柵極電極調節源極與漏極之間的電子流。隨著電子技術不斷縮放，功率、性能和密度折中的管理難度日益增大。存在用于管理芯片級功率的許多策略，諸如將非作用區塊斷電或減小睡眠模式期間的供電電壓(Vdd)。 然而，大部分此等方法涉及到設計耗用，此主要體現在斷電管理和/或穩健設計電路以使得電路維持在降低的Vdd下的狀態方面(其中緊密模型通常具有不良準確度)。常常，一旦最終設計形成，較低Vdd便憑經驗而確定。因此，常規器件幾乎始終具有較高設計成本以確保較低Vdd下的電路設計功能。此成本產生自于跨越較寬的電壓范圍檢查本身設計，以及確保模型本身在此Vdd范圍內得到良好校準，良好校準常常不可忽視。 另外，亦存在以下風險若未正確地執行這些任務，則可能帶來與重新設計周期相關聯的成本。因此，需要一種經由有效低功率操作來提供功率節省的FET器件，此等有效低功率操作可通過可用處理技術來簡單而經濟地實施。
發明內容
本發明提供多閾值(Vt)場效應晶體管(FET)器件及其制造技術。在本發明的一個方面中，提供一種FET器件，其包括源極區；漏極區；使所述源極區與所述漏極區互連的至少一個溝道；以及柵極，其圍繞所述溝道的至少一部分，所述柵極被配置為歸因于遍及所述柵極的至少一種帶邊金屬的選擇性放置而具有多個閾值。在本發明的另一方面中，提供一種制造FET器件的方法。所述方法包括以下步驟。 在絕緣體上硅(SOI)層中構圖多個鰭片，每一鰭片具有第一側面和與所述第一側面相對的第二側面。在所述等鰭片中的每一個上形成介電層。形成柵極，所述柵極圍繞所述等鰭片中的每一個的至少一部分且通過所述介電層與所述鰭片分隔，所述柵極被配置為歸因于遍及所述柵極的至少一種帶邊金屬的選擇性放置而具有多個閾值。通過所述鰭片使源極區與漏極區形成互連。在本發明的又一方面中，提供另一種制造FET器件的方法。所述方法包括以下步驟。在SOI層中構圖基部，所述基部具有第一側面、與所述第一側面相對的第二側面以及頂部。在所述基部上形成介電層。形成柵極，所述柵極圍繞所述基部的至少一部分且通過所述介電層與所述基部分隔，所述柵極被配置為歸因于遍及所述柵極的至少一種帶邊金屬的選擇性放置而具有多個閾值。在所述柵極的相對側面上形成源極區和漏極區。將參考以下詳細描述和附圖獲得對本發明的更完全理解以及本發明的其它特征及優點。
圖1為說明根據本發明的實施例的示例性鰭片場效應晶體管(鰭片FET)器件的示意圖；圖2A和圖2B為說明根據本發明的實施例的圖1的鰭片FET器件的鰭片(溝道) 與柵極電介質的形成的橫截面圖；圖2C至圖2F為說明根據本發明的實施例的圖1的鰭片FET器件的雙Vt柵極的產生的橫截面圖；圖2G至圖21為說明根據本發明的實施例的圖1的鰭片FET器件的源極區/漏極區的形成的橫截面圖；圖3為說明根據本發明的實施例的示例性金屬氧化物半導體場效應晶體管 (MOSFET)器件的示意圖；圖4A和圖4B為說明根據本發明的實施例的圖3的MOSFET器件的基部與柵極電介質的產生的橫截面圖；圖4C至圖4L為說明根據本發明的實施例的圖3的MOSFET器件的雙Vt柵極的產生的橫截面圖；圖4M至圖40為說明根據本發明的實施例的圖3的MOSFET器件的源極區/漏極區的形成的橫截面圖；以及圖5為說明根據本發明的實施例的兩個單Vt FET器件和雙Vt FET器件的性能的表。
具體實施例方式本文中提供具有多個閾值(Vt)的場效應晶體管(FET)器件及其制造技術。將提出若干不同FET器件設計，每一 FET器件設計被配置為歸因于遍布該柵極的一個或多個帶邊(band edge)金屬的選擇性放置而具有多Vt柵極(參見下文)。所提出的第一器件為雙 Vt鰭片FET器件。圖1為說明示例性鰭片FET器件100的示意圖。鰭片FET器件100包括源極區 106、漏極區108、以及使該源極區與該漏極區互連的多個鰭片110。在絕緣體上硅(SOI)層中構圖鰭片110，其中該絕緣體為掩埋氧化物(BOX) 104。柵極112圍繞鰭片110中的每一者的至少一部分。鰭片110用作該器件的溝道。每一鰭片具有兩個側面(第一側面和與第一側面相對的第二側面)。如下文將詳細描述，根據本發明的教示，鄰近每一鰭片的第一側面的柵極的一部分被配置為具有閾值電壓vtl，且鄰近于每一鰭片的第二側面的柵極的一部分被配置為具有閾值電壓Vt2，其中歸因于鄰近每一鰭片的第一側面的柵極的該部分中存在至少一種帶邊金屬而使得Vt2不同于Vtl (亦即，差別(differential)閾值電壓)。圖2A至圖21為說明用于制造鰭片FET器件(諸如，上文結合圖1的描述所描述的鰭片FET器件100)的示例性方法的圖。亦即，圖2A及圖2B借助于參看穿過平面A(參見圖1)的橫截面圖強調鰭片(溝道)與柵極電介質的形成。圖2C至圖2F借助于參看穿過平面A(參見圖1)的橫截面圖強調鰭片上的雙Vt柵極的產生。圖2G至圖21借助于參看自有利點B(參見圖1)檢視的視圖強調器件的源極區/漏極區的形成。根據示例性實施例，器件的起始平臺為在BOX上具有SOI層的常規SOI晶片。襯底通常位于鄰近BOX的與SOI層相對的一側(本發明實例圖中未展示)。如圖2A中所展示，在Β0Χ(亦即，BOX 204)上的SOI層中構圖(亦即，使用標準構圖技術)多個鰭片202。 以此方式構圖的每一鰭片202將具有兩個側面(彼此相對)和頂部。為了描述的簡易性及一致性起見，下文中將該等側面稱作第一側面和第二側面，其中第一側面任意指代每一鰭片的左側面且第二側面任意指代每一鰭片的右側面(基于圖2A中所示的表示)。另外，如圖2A中所展示，所有鰭片具有一共同定向，其中每一鰭片的第一側面面向一個方向(例如， 向左)且每一鰭片的第二側面面向相反方向(例如，向右)。如圖2B中所展示，在BOX 204的曝露部分上及在SOl層中構圖的每一鰭片202上形成介電層206。介電層206可包括二氧化硅(SiO2)和氧氮化硅(SiON)中的一種或多種， 且可使用標準熱氧化或快速熱制程(RTP)氧化將其沉積至約0. 7納米(nm)至約3納米的厚度。或者，介電層206可包括鉿基高k材料(諸如，二氧化鉿(HfO2)、鋯酸鉿(HfZrO4)、硅酸鉿(HfSiO)和/或氮化硅酸鉿(HfSiON))，且可使用合適的高k材料沉積制程(諸如，化學氣相沉積(CVD)或原子層沉積(ALD))將其沉積至約1納米至約5納米的厚度。在使用金屬柵極的情形下和/或在需要具有有利于S^2的縮放性質的電介質時，優選使用高k電介質。介電層206將器件的每一鰭片202與柵極分隔，且因此介電層206用作柵極電介質。如圖2C中所展示，柵極的形成以在介電層上沉積第一金屬層208而開始。第一金屬層可包括氮化鈦(TiN)、氮化鉭(TaN)和/或碳化鉭(TaC)，且可使用ALD將其沉積至約 5納米至約50納米的厚度。根據示例性實施例，第一金屬層不包括任何帶邊金屬。另一方面，若第一金屬層中存在帶邊金屬，則根據本發明的教示，第一金屬層中的帶邊金屬的濃度小于第二金屬層中的帶邊金屬的濃度，參見圖2D，如下文所描述。如圖2D中所展示，在每一鰭片的頂部及各側面中的一個側面處在第一金屬層208 的多個部分上選擇性地沉積一系列第二金屬層210。雖然圖2D描繪在每一鰭片的第二側面上的選擇性沉積，但此僅為示例性的，因為該系列第二金屬層210備選地可選擇性地沉積于每一鰭片的第一側面上。此選擇性沉積可使用定向沉積技術和/或差別沉積技術來達成(例如，如通過箭頭211說明)。舉例而言，可使用熱蒸鍍或電子束(e-beam)蒸鍍來沉積第二金屬層210。根據本發明的教示，第二金屬層210包括摻雜有至少一種帶邊金屬的常規柵極金屬(諸如，TiN, TaN和/或TaC)。第二金屬層210中使用的特定帶邊金屬可視所制造的鰭片FET器件為η溝道鰭片FET (本文中縮寫為“NFET”)或ρ溝道鰭片FET (本文中縮寫為“PFET”)而變化。當制造NFET器件時，帶邊金屬可包括任何第IIA族(堿土金屬)/第IIIB族(鑭系)元素，諸如以下各項中的一者或多者鎂(Mg)、鋇(Ba)、鍶(Sr)(第 IIA 族)、鑭(La)、釔(Y)、鏑(Dy)、鈰(Ce)、鐠(Pr)、鐿(Yb)及镥(Lu)(第 IIIB 族)。另一方面，當制造PFET器件時，帶邊金屬可包括以下各項中的一者或多者鋁(Al)、銠(1 )、錸 (Re)、鉬(Pt)、鎢(W)、鎳(Ni)、鈷(CO)、二氧化鋁(AlO2)、二氧化鈦(TiO2)、氧化鉭(Ta2O5)、 氧化鎳(NiO)以及氧化鈷(Co2O3)。根據示例性實施例，通過首先使用(例如)熱蒸鍍或電子束蒸鍍將常規柵極金屬沉積至每一鰭片的希望的側面(亦即，第一側面或第二側面)上在第一金屬層208上達約5納米至約50納米的厚度而形成第二金屬層210。接著再次使用(例如)熱蒸鍍或電子束蒸鍍在常規柵極金屬上沉積適當的帶邊金屬達約1埃(λ)至約 20人的厚度(該厚度視第二金屬層中的帶邊金屬的所要濃度而定)。接著使用退火制程使常規金屬和帶邊金屬在整個第二金屬層210中相互擴散，該退火制程可緊隨金屬沉積之后進行，或者可在柵極完成之后作為最終的源極/漏極活化退火制程而進行(參見下文)。此等退火制程所使用的參數為熟習此項技術者所熟知且因此本文中不進一步描述。根據圖2D中所展示說明的配置，鄰近每一鰭片的第一側面的柵極的一部分將歸因于鄰近每一鰭片的第一側面的柵極的該部分中存在第一金屬層208(例如，非帶邊金屬) 而具有閾值Vtl，且每一鰭片的第二側面將具有閾值Vt2，其中歸因于鄰近每一鰭片的第二側面的柵極的該部分中存在第二金屬層210 (例如，具有帶邊金屬)而使得Vt2不同于Vtl。 每一鰭片的寬度(在圖2D中標記為w)大體上足夠小以使得可忽略來自鄰近每一鰭片的頂部的柵極的一部分的任何Vt貢獻。根據示例性實施例，因為帶邊金屬通常使Vt降低，所以 Vt2<Vtl。因此，如上文所強調，若第一金屬層與第二金屬層兩者中均存在帶邊金屬，且若第二金屬層中存在更多帶邊金屬，則鄰近每一鰭片的第二側面的柵極的部分將具有比鄰近每一鰭片的第一側面的柵極的部分低的Vt。具有此等性質的鰭片FET器件將在低供電電壓 (Vdd) (Vt2 > Vdd > Vtl)、低功率模式中具有極佳的操作性能。當Vdd增加至高于Vt2時，器件將在高性能模式中操作。如圖2E中所展示，在第一金屬層208和第二金屬層210上沉積第三金屬層212。 第三金屬層212可包括TiN、TaN和/或TaC，且可使用CVD或ALD將第三金屬層212沉積至約5納米至約50納米的厚度。如圖2F中所展示，可視需要而在第三金屬層212上沉積多晶硅層(亦即，多晶硅層214)。多晶硅使得柵極與后續自對準硅化處理(Silicidation)兼容(當源極區/漏極區硅化時)。或者，與金屬柵極兼容的接觸方案將消除對多晶硅層的需要。另外，一些金屬柵極(諸如，TiN/TaN)具有比硅化的多晶硅低的導電性，因此接受了后續硅化處理的多晶硅柵極可能沿柵極具有較低電阻。可使用CVD、等離子體增強化學氣相沉積(PECVD)或快速熱化學氣相沉積(RTCVD)將多晶硅層214沉積至約30納米至約150納米的厚度。在需要時可接著執行對柵極的任何進一步的標準處理。僅舉例而言，可使該鰭片退火，以(例如)使如上文所描述的金屬層中的金屬相互擴散。現在完成柵極。接著亦可使用標準處理來在柵極的相對兩端處形成源極區及漏極區且通過鰭片使其互連。舉例而言，現切換至自有利點B(參見(例如)圖1)檢視的視圖，圖2G展示如上文所描述的形成于鰭片202上的完成的柵極216。圖2G至圖21說明在柵極的一側上的源極區或漏極區的形成，然而應理解，相同制程適用于在柵極的相對側面上形成對應源極區或漏極區。如圖2H中所展示，在柵極216的任一側上形成偏移間隔物218。根據示例性實施例，偏移間隔物包括氮化硅(SiN)。還執行對源極區/漏極區中的鰭片202中的擴展注入。如圖21中所展示，使外延Si220在鰭片202上生長。移除偏移間隔物218 (參見圖2H)且用最終間隔物222替換偏移間隔物218。接著將源極注入物/漏極注入物引入至該區，后續接著進行快速熱退火。因此，形成源極區/漏極區224。亦可形成至源極區/漏極區的硅化物接觸(圖中未展示)。用于源極區/漏極區的特定參數和硅化物形成技術為熟習此項技術者所熟知且因此本文中不進一步描述。接下來呈現的器件為雙Vt金屬氧化物半導體場效應晶體管(MOSFET)器件。與上文所呈現的鰭片FET器件相比較，此等MOSFET器件為三柵極(trigate)器件，其中該柵極的頂部及兩個側面對器件的Vt有貢獻。圖3為說明示例性MOSFET器件300的示意圖。MOSFET器件300包括源極區302、 漏極區304、使源極區302與漏極區304互連的溝道306，及圍繞溝道306的至少一部分的柵極308。如下文將詳細描述，柵極308具有雙Vt設計，其中歸因于遍及柵極的一種或多種帶邊金屬的選擇性放置而使得柵極308的兩個側面具有第一閾值Vtl且柵極308的頂部具有第二閾值Vt2。雙Vt柵極設計的使用允許MOSFET器件300以低活動功率模式或高性能模式運行，因此經由總的減小的功率消耗來提供節省且無不合需要的性能降低。圖4A至圖40為說明用于形成MOSFET器件(諸如，上文結合圖3的描述所描述的MOSFET器件300)的示例性方法的橫截面圖。亦即，圖4A及圖4B借助于參看穿過平面 a(參見圖幻的橫截面圖強調器件的基部及該基部上的柵極介電層的產生，該柵極介電層將基部的用作器件的溝道的部分與器件的柵極分隔。參見下文。圖4C至圖4L借助于參看穿過平面a(參見圖幻的橫截面圖強調雙Vt柵極的產生。圖4M至圖40借助于參看自有利點b(參見圖幻檢視的視圖強調器件的源極區/漏極區的形成。如上文所強調，本文所描述的MOSFET器件為三柵極器件。顧名思義，三柵極包括三個有效部分，在此狀況下，三個有效部分為頂面及兩個側面。如下文詳細描述，通過本發明的技術，三柵極的兩個側面均被配置為具有相同閾值電壓Vtl，而頂部被配置為具有不同閾值電壓Vt2(此配置在本文中稱作 “雙Vt"配置)。具有此等性質的器件將在提供低供電電壓(Vdd)(亦即，Vt2 > Vdd > Vtl) 時在低功率模式中具有極佳的操作性能。當Vdd增加至高于Vt2時，器件將在高性能模式中操作。三柵極器件作為22納米技術及22納米以上的技術的候選者而獲得實質關注。三柵極器件提供較佳靜電控制，準許柵極長度縮放。另外，當各側面現在為選通(gated)區時， 每一平面布局的可用電流增加(亦即，與常規平面配置相比較)。器件的起始平臺可為SOI晶片或體硅晶片。選擇在BOX上具有SOI層的SOI晶片用于本發明的實例描述。如圖4A中所展示，(例如)使用標準光刻技術構圖晶片的SOI層， 以在Β0Χ(亦即，BOX 404)上形成器件的基部402。SOI晶片通常亦包括鄰近BOX的與SOI 層相對的側面的襯底(其在本發明實例圖中未展示)。稍后，在該制程中，將在基部402上形成源極區、漏極區與柵極，其中在源極區與漏極區之間并在柵極下方的基部的一部分用作器件的溝道。將柵極配置為具有兩個側面(第一側面和與第一側面相對的第二側面)和頂部的三柵極。因此，基部402具有第一側面、與第一側面相對的第二側面及頂部，其將分別對應于與基部402鄰近的柵極的第一側面、第二側面及頂部。起始SOI晶片可部分或完全耗盡。當使用具有較厚SOI層的SOI晶片時(S0I厚度 Tsra大于或等于30納米)或當使用體硅晶片時，晶片優選部分耗盡。當使用具有較薄SOI 層的SOI晶片時(Tsra小于或等于30納米)，晶片優選完全耗盡。如圖4B中所展示，接著在基部402及BOX 404的曝露部分上形成介電層406。介電層406將器件的溝道與器件的柵極分隔，且因此介電層406用作柵極電介質。介電層406 可包括SW2和SiON中的一種或多種且可使用標準熱氧化或RTP氧化將其形成至約0. 7納米至約3納米的厚度。或者，介電層406可包括鉿基高k材料(諸如，HfO2, HfZrO4, HfSiO 和/或HfSiON)，且可使用CVD或ALD將其形成至約1納米至約5納米的厚度。在使用金屬柵極的情形下和/或在需要具有有利于S^2的縮放特性的電介質時，優選使用高k電介質。如圖4C中所展示，柵極的形成以在介電層406上沉積金屬層408開始。根據本發明的教示，金屬層408包括摻雜有至少一種帶邊金屬的常規柵極金屬(諸如，TiN, TaN 和/或TaC)。金屬層408中使用的特定帶邊金屬可視所形成的MOSFET器件為η溝道 MOSFET (NM0SFET)或ρ溝道MOSFET器件(PM0SFET)而變化。當形成NM0SFET時，該帶邊金屬可包括第IIA族(堿土金屬)/第IIIB族(鑭系)元素，諸如以下各項中的一者或多者 Mg、Ba、Sr (第 IIA 族)、La、Y、Dy、Ce、Pr、Yb 及 Lu (第 IIIB 族)。或者，當形成 PM0SFET 時， 該帶邊金屬可包括以下各項中的一者或多者Al、Rh、Re、Pt、W、Ni、Co、A102、Ti02、Ta205、Ni0 以及Co203。根據示例性實施例，通過首先使用CVD、ALD、濺鍍或熱蒸鍍在介電層406上沉積常規柵極金屬至從約5納米至約50納米的厚度而形成金屬層408。接著再次使用CVD、 ALD、濺鍍或熱蒸鍍在常規柵極金屬上沉積適當帶邊金屬至從約2人至約3人的厚度。接著使用退火制程使常規金屬及帶邊金屬在整個金屬層408中相互擴散，該退火制程可緊隨金屬沉積之后進行，或者可在柵極完成之后作為最終的源極/漏極活化退火制程而進行。此等退火制程所使用的參數為熟習此項技術者所熟知且因此本文中不進一步描述。如圖4D中所展示，在金屬層408上沉積偏移間隔物前驅體層410。間隔物前驅體層410可包括多晶硅或非晶硅中的一種或多種，且可使用CVD、PECVD或RTCVD將其保形地沉積于金屬層408上至從約3納米至約15納米的厚度。若將使用額外帶邊金屬層(參見 (例如)下文所描述的圖4G至圖41)，則可將間隔物前驅體層410原位預先摻雜以磷(P)或砷(As)(對于NM0SFET)或預先摻雜以硼(B)(對于PM0SFET)。或者，若將不使用額外帶邊金屬層(參見(例如)下文所描述的圖4J至圖4L)，則間隔物前驅體層410亦可包括不導電電介質(諸如，SiN)，因為隨后將在處理期間移除自其形成的偏移間隔物(參見下文)。如圖4E中所展示，接著在鄰近金屬層408的基部402的每一側面上自間隔物前驅體層410形成偏移間隔物412及414。根據示例性實施例，使用反應性離子蝕刻(RIE)來形成偏移間隔物412和414，該蝕刻將間隔物前驅體層410從所有水平表面移除，包括從基部 402的頂部上移除，這曝露金屬層408的一部分。如圖4F中所展示，(例如)使用濕式蝕刻將通過RIE曝露的金屬層408的部分選擇性地從基部402的頂部(亦即，從基部的頂部上的介電層的一部分上)移除。此制程基本上形成與金屬層408分隔的兩個單獨層，基部402的每一側面上(亦即，在第一側面和第二側面上)一層(下文稱作第一金屬層408a和第二金屬層408b)。為了描述的一致性，術語“第一金屬層”將用以指代金屬層408的鄰近介電層的保持在基部402的左(第一)側的部分，且術語“第二金屬層”將用以指代金屬層408的鄰近介電層的保持在基部402的右 (第二)側的部分。然而此名稱指派為任意的。因為第一金屬層408a與第二金屬層408b起源于相同金屬層(金屬層408)，所以第一金屬層408a與第二金屬層408b具有相同(或近似相同)的組成及物理性質(諸如，厚度)。在此點上，該制程中，采取的步驟可視是否使用另一金屬層(亦即，包括不同帶邊金屬的第三金屬層)而變化。亦即，圖4G至圖41描繪三柵極中的第三金屬層的使用，而圖 4J至圖4L描繪無第三金屬層的三柵極。圖4G至圖41中或圖4J至圖4L中所描繪的任一配置將達成雙Vt三柵極。然而， 可能需要使用具有相關聯的帶邊金屬的第三金屬層，以有助于相對于三柵極的頂部“精細調節”三柵極的各側面的閾值，且有助于相對于三柵極的各側面“精細調節”三柵極的頂部的閾值。亦即，大多數金屬柵極通常具有中間帶隙功函數。在短溝道長度的MOSFET器件 (亦即，具有小于0. 1微米(ym)的溝道長度)的情況下，其中該短溝道長度的MOSFET器件的基部為具有SOI厚度Tsra (參見圖1)或硅厚度Te (分別彡30納米)的部分耗盡的SOI 或體硅，此時存在脫離帶邊的短溝道控制方面的處罰。為了將Vt控制至可接受的損耗內， 與帶邊器件相比較，必須極大地減少溝道摻雜，亦即，通常將溝道摻雜減少達約30% (百分比)至約60%。減少的溝道摻雜使短溝道響應降級。若不減少溝道摻雜，則Vt通常將過尚ο或者，對于具有較薄基部的MOSFET器件，諸如完全耗盡的SOI (亦即，Tsoi彡30納米)摻雜不再設定Vt。在此器件厚度的方案中，在許多狀況下，四分之一帶隙和/或中間帶隙金屬將提供可接受的Vto因此，僅舉例而言，對于基于較厚的、部分耗盡的SOI (或體硅) 的器件，除非柵極的頂部需要大得多的Vt(例如，約800毫伏(mV)至約1伏特(V))，否則柵極的頂部及各側面將需要所應用的帶邊金屬(圖4G至圖41)。對于基于較薄的、完全耗盡的SOI的器件，仍可使用在柵極的各側面和頂部處的帶邊金屬，但可省略在柵極的頂部處的帶邊金屬的可能性增加，因為此Vt將不會如完全耗盡的器件中一般高。因此，將僅在柵極的各側面處使用帶邊金屬(圖4J至圖4L)。省略額外帶邊金屬的誘因將為較低的制程成本及制程簡化。如圖4G中所展示，在基部402的頂部上的介電層406的一部分上且在偏移間隔物 412/414上沉積第三金屬層416。如同第一金屬層和第二金屬層408a和408b，第三金屬層 416亦包括摻雜有至少一種帶邊金屬的常規柵極金屬(諸如，TiN、TaN和/或TaC)。然而， 第三金屬層416中的帶邊金屬不同于第一金屬層和第二金屬層408a和408b中的帶邊金屬 (以便達成雙Vt三柵極)。第三金屬層416的與偏移間隔物412/414接觸的部分不影響柵極的各側面的Vt，因為偏移間隔物412/414保護柵極的各側面免受第三金屬層416中的帶邊金屬的影響。第三金屬層416可包括以下帶邊金屬中的一者或多者用于NM0SFET的Mg、 Ba、Sr (第 IIA族)、La、Y、Dy、Ce、Pr、Yb 及 Lu (第 IIIB 族)，用于 PM0SFET 的 Al、Rh、Re、 Pt、W、Ni、Co、AlO2, TiO2, Ta2O5, NiO及Co2O3°根據示例性實施例，通過首先使用CVD、ALD、 濺鍍或熱蒸鍍在柵極疊層的頂部、偏移間隔物412/414及介電層406上沉積常規柵極金屬至從約5納米至約50納米的厚度而形成第三金屬層416。接著再次使用CVD、ALD、濺鍍或熱蒸鍍在常規柵極金屬上沉積適當帶邊金屬至從約2人至約3人的厚度。接著使用退火制程使常規金屬和帶邊金屬在整個第三金屬層416中相互擴散，該退火制程可緊隨金屬沉積之后進行，或者可在柵極完成之后作為最終的源極/漏極活化退火制程而進行。如圖4H中所展示，在第三金屬層416上沉積頂部電極層418。頂部電極層418可包括TiN、TaC和TaN中的一種或多種，且可使用ALD將其沉積在第三金屬層416上至從約 5納米至約50納米的厚度。
如圖41中所展示，可在頂部電極層418上沉積多晶硅層420。此步驟為可選的。 舉例而言，可使用多晶硅層來使柵極與后續自對準硅化處理兼容(亦即，當器件的源極區/ 漏極區硅化時)。或者，與金屬柵極兼容的接觸方案消除對多晶硅層的需要。另外，一些金屬柵極(諸如，TiN/TaN)具有比硅化的多晶硅低的導電性，因此接受后續硅化處理的多晶硅柵極會沿柵極具有較低電阻。可使用CVD、PECVD或RTCVD在頂部電極層418上沉積多晶硅層420至從約30納米至約150納米的厚度。可對多晶硅層420進行預先摻雜或稍后在源極/漏極形成期間進行摻雜。歸因于在柵極的側面處的一種帶邊金屬及在柵極的頂部上的第二帶邊金屬的存在而使得柵極將具有雙Vt配置，其中柵極的各側面(亦即，51及幻)均具有第一閾值電壓 (亦即，閾值電壓Vtl)且柵極的頂部(亦即，T)具有第二閾值電壓(亦即，閾值電壓Vt2)， 其中Vt2 > Vtl0 Vtl可相對于Vt2而變化，反之亦然，例如，通過使第一金屬層/第二金屬層和/或第三金屬層的成分和厚度中的一者或多者變化。如上文所強調，圖4J至圖4L描繪無第二帶邊金屬的三柵極。如圖4J中所展示， 移除保持未摻雜(參見上文)的偏移間隔物412和414。可使用濕式蝕刻或硅特定RIE來移除偏移間隔物412和414。如圖4K中所展示，在第一金屬層和第二金屬層408a和408b/介電層406上(亦即，在基部的頂部上的介電層的一部分上)沉積頂部電極層422。頂部電極層422可包括摻雜的多晶硅或金屬(諸如，TiN、TaC或TaN)。根據示例性實施例，頂部電極層422包括 TiN,且使用ALD將其沉積至從約5納米至約50納米的厚度。如圖4L中所展示，可在頂部電極層422上沉積多晶硅層424。此步驟為可選的。 如上文所強調，可使用多晶硅層來使柵極與后續自對準硅化處理兼容(亦即，當器件的源極區/漏極區硅化時)。如同上文所描述的多晶硅層420，可使用CVD、PECVD或RTCVD將多晶硅層似4沉積至從約30納米至約150納米的厚度。可對多晶硅層似4進行預先摻雜或稍后在源極/漏極形成期間進行摻雜。如上文，歸因于僅在柵極的側面處存在帶邊金屬(亦即，柵極的頂部上不存在帶邊金屬)而使得柵極將具有雙Vt配置，其中柵極的各側面(亦即，51及幻)均具有第一閾值電壓(亦即，閾值電壓Vtl)且柵極的頂部(亦即，T)具有第二閾值電壓(亦即，閾值電壓Vt2)，其中Vt2 > Vtl0 Vtl可相對于Vt2而變化，反之亦然，例如，通過使第一帶邊金屬層和第二帶邊金屬層408a和408b的成分和厚度中的一者或多者變化。在沉積電介質外加金屬和/或多晶硅之后，使用柵極光刻及后續蝕刻制程來形成柵極疊層。此等光刻及蝕刻步驟為熟習此項技術者所熟知且因此本文中不進一步描述。柵極為自對準，因為柵極的頂部和各側面優選僅通過一個光刻和后續蝕刻步驟而形成。因此， 頂部及各側面彼此對準。在需要時可接著進行柵極的任何進一步標準處理。僅舉例而言，可使柵極退火，以 (例如)使如上文所描述的金屬層中的金屬相互擴散。現在完成柵極。亦可接著使用標準處理來在柵極的相對側面上形成源極區及漏極區。舉例而言， 現切換至自有利點B(參見(例如)圖3)檢視的視圖，圖4M展示如上文所描述而形成的完成的三柵極。此實例中所展示的特定三柵極不具有第二帶邊金屬，然而，任意三柵極配置 (具有或無第二帶邊金屬)皆適用于此描述。圖4N至圖40說明在三柵極的一個側面上的源極區或漏極區的形成，然而應理解，相同制程適用于在三柵極的相對側面上形成對應源極區或漏極區。如圖4N中所展示，在三柵極的任一側面上形成偏移間隔物428。根據示例性實施例，偏移間隔物包括SiN。將摻雜劑引入至源極區/漏極區中的BOX 404中(且若未進行預先摻雜，則將摻雜劑引入至多晶硅層中(參見上文))。如圖40中所展示，使外延硅 430在源極區/漏極區中生長且移除偏移間隔物428(參見圖4N)并用最終間隔物432替換偏移間隔物428。將源極注入物/漏極注入物引入至該區域，后續接著進行快速熱退火。 因此，形成源極區/漏極區。亦可形成至源極區/漏極區的硅化物接觸(圖中未展示)。用于源極區/漏極區的特定參數及硅化物形成技術為熟習此項技術者所熟知且因此本文中不進一步描述。如上文所強調，自基部形成的溝道在源極區與漏極區之間延伸。具有厚基部(例如，Tsra或Te大于或等于約25納米)的三柵極器件也可以不使用外延源極區/漏極區。因此，對于大于或等于約25納米的基部厚度，不需要外延生長的源極/漏極生長且可改為將此區直接注入(參見上文)并硅化以形成源極區/漏極區。根據示例性實施例，三柵極具有側面頂部側面為約1 1 1的縱橫比。在該實例中，柵極的頂部將貢獻總MOSFET貢獻的約1/3。亦即，在三柵極的情況下，假定柵極的頂部具有相對于柵極的各側面的顯著重要性。在下文實例中呈現其它配置，然而，其中縱橫比被縮放。進一步參考以下非限制性實例來描述本發明的技術實例 1 比較兩種Vdd水平(亦即，IV的Vddl及0. 5V的Vdd2)下的雙Vt鰭片FET器件(例如，根據圖2A至圖21中所概述的方法所制造)與常規單Vt鰭片FET器件(其中假定AVt， 亦即Vtl與Vt2之間的差，為約400mV)。對于雙Vt鰭片FET器件，0. 5V下的有功功率消耗為IV下的有功功率消耗的約五分之一(亦即，電容(C)XV2 = O. 18)。比較起來，在單Vt 器件的情況下，不存在C的下降，因此0. 5V下的有功功率消耗僅為IV下的有功功率消耗的約五分之二。在較高Vdd下的雙Vt鰭片FET器件的有功功率與單Vt器件的有功功率相當。實例2在此實例中，選擇現有MOSFET器件設計(例如，以解決不可進行重新設計時的情形)且假定柵極負載支配著性能(亦即，總的器件負載主要受柵極負載支配)。然而，需要制造一種可在低Vdd(例如，0. 5V)下操作且展示出較低有功功率的器件，其在IV的Vdd下可接受的性能下降為約20%。使用以下參數1)假定Vdd等于IV或0. 5V。假定Vtl = 300mV,Vt2 = 600mV。接著假定器件寬度恒定，此意謂不進行現有器件設計的重新設計。亦即，假定電路和器件設計本身保持不變。 可在不改變掩模的情況下容易地實現三柵極的集成，簡單地使用不同制程來實施相同掩模以得到三柵極。另一方面，遷移重新繪制(migration re-map)將需要電路設計者修改電路及產生的物體布局(掩模)。重新繪制通常極貴且費時，而不變更物理掩模的集成解決方案 (諸如，通過本發明的技術)具有快得多的周轉時間及較少的相關聯成本。2、將驅動電流 I規一化為在300mV的單一 Vt狀況下為IV驅動(參見上文及圖5 (下文所描述))。3)假定每IOOmV的過驅動產生10%的驅動損耗。過驅動為柵極電壓的量大于Vt的情況。圖5的表格500說明兩個單Vt FET器件(亦即，分別具有Vtl和Vt2，其中Vtl =300mV且Vt2 = 600mV)和一個雙Vt鰭片FET器件的性能。在表格500中，展示狀況1 (單 — vtl = 300mV)、狀況 2 (單一 Vt2 = 600mV)及狀況 3 (雙 Vt)在 Vdd 為 IV 與 Vdd 為 0. 5V 時的電容(C)、驅動電流(I)、功率和性能。因此，有利地，通過本發明的雙Vt FET設計，針對低Vdd操作可得到在一半有功功率下的相同性能，同時存在IV性能處罰(假定由前段制程(FEOL)支配性能)。 雖然本文中已描述本發明的說明性實施例，但應理解，本發明不限于彼等精確實施例，且熟習此項技術者可在不偏離本發明的范疇的情況下作出各種其它改變及修改。
權利要求
1.一種場效晶體管(FET)器件，其包括源極區；漏極區；至少一個溝道，其使所述源極區與所述漏極區互連；以及柵極，其圍繞所述溝道的至少一部分，所述柵極被配置為歸因于遍及所述柵極的至少一種帶邊金屬的選擇性放置而具有多個閾值電壓。
2.根據權利要求1的FET器件，其進一步包含使所述源極區與所述漏極區互連的多個鰭片，其用作所述器件的所述溝道，每一鰭片具有第一側面和與所述第一側面相對的第二側面；以及使所述鰭片與所述柵極分隔的介電層。
3.根據權利要求2的FET器件，其中所述柵極進一步包含在所述介電層上的第一金屬層；以及一系列第二金屬層，其包含在每一鰭片的所述第二側面處的所述第一金屬層上的所述至少一種帶邊金屬。
4.根據權利要求3的FET器件，其中所述柵極圍繞所述鰭片中的每一個的至少一部分， 且其中鄰近所述鰭片中的每一個的所述第一側面的所述柵極的一部分被配置為具有閾值電壓Vtl，且鄰近所述鰭片中的每一個的所述第二側面的所述柵極的一部分被配置為具有閾值電壓Vt2，其中歸因于鄰近所述鰭片中的每一個的所述第二側面的所述柵極的部分中存在所述至少一種帶邊金屬而使得Vt2不同于Vtl。
5.根據權利要求3的FET器件，其中所述第一金屬層包含具有這樣的濃度的所述至少一種帶邊金屬，該濃度低于所述第二金屬層中的所述至少一種帶邊金屬的濃度。
6.根據權利要求5的FET器件，其中所述柵極圍繞所述鰭片中的每一個的至少一部分， 且其中鄰近所述鰭片中的每一個的所述第一側面的所述柵極的一部分被配置為具有閾值電壓Vtl，且鄰近所述鰭片中的每一個的所述第二側面的所述柵極的一部分被配置為具有閾值電壓Vt2，其中歸因于鄰近所述鰭片中的每一個的所述第二側面的所述柵極的部分中存在較大濃度的所述至少一種帶邊金屬而使得Vt2不同于Vtl。
7.根據權利要求1的FET器件，其中所述器件包含η溝道FET(NFET)，且所述至少一種帶邊金屬包含以下各項中的一者或多者第IIA族元素、第IIIB族元素、鎂、鋇、鍶、鑭、釔、 鏑、鈰、鐠、鐿以及镥。
8.根據權利要求1的FET器件，其中所述器件包含ρ溝道FET(PFET)，且所述至少一種帶邊金屬包含以下各項中的一者或多者鋁、銠、錸、鉬、鎢、鎳、鈷、二氧化鋁、二氧化鈦、氧化鉭、氧化鎳以及氧化鈷。
9.根據權利要求3的FET器件，其進一步包含在所述第一金屬層和所述第二金屬層上的第三金屬層；以及在所述第三金屬層上的多晶硅層。
10.根據權利要求1的FET，其進一步包含基部，其一部分用作所述器件的所述溝道，所述基部具有第一側面、與所述第一側面相對的第二側面以及頂部；以及介電層，其使所述基部的用作所述溝道的部分與所述柵極分隔。
11.根據權利要求10的FET器件，其中所述柵極進一步包含 第一金屬層，其鄰近所述基部的所述第一側面處的所述介電層；以及第二金屬層，其鄰近所述基部的所述第二側面處的所述介電層，其中所述第一金屬層與所述第二金屬層兩者包含所述至少一種帶邊金屬。
12.根據權利要求11的FET器件，其中所述柵極圍繞所述基部的至少一部分，且其中鄰近所述基部的所述第一側面和所述第二側面的所述柵極的部分各自被配置為具有閾值電壓Vtl，且鄰近于所述基部的所述頂部的所述柵極的一部分被配置為具有閾值電壓Vt2，其中歸因于所述柵極的所述側面處存在所述至少一種帶邊金屬且在所述柵極的所述頂部處不存在所述至少一種帶邊金屬而使得Vt2不同于Vtl。
13.根據權利要求11的FET器件，其中所述柵極進一步包含鄰近所述基部的所述頂部處的所述介電層的第三金屬層，所述第三金屬層包含至少一種帶邊金屬，所述至少一種帶邊金屬不同于所述第一金屬層和所述第二金屬層中的所述帶邊金屬；在所述第三金屬層上的頂部電極層；以及在所述頂部電極層上的多晶硅層。
14.根據權利要求11的FET器件，其中所述柵極進一步包含頂部電極層，其鄰近所述第一和第二金屬層以及在所述基部的所述頂部處的所述介電層；以及在所述頂部電極層上的多晶硅層。
15.一種用于制造FET器件的方法，其包含以下步驟在絕緣體上硅(SOI)層中構圖多個鰭片，每一鰭片具有第一側面和與所述第一側面相對的第二側面；在所述鰭片中的每一個上形成介電層；形成柵極，所述柵極圍繞所述鰭片中的每一個的至少一部分且通過所述介電層而與所述鰭片分隔，所述柵極被配置為歸因于遍及所述柵極的至少一種帶邊金屬的選擇性放置而具有多個閾值電壓；以及形成通過所述鰭片互連的源極區和漏極區。
16.根據權利要求15的方法，其中形成所述柵極的步驟進一步包含以下步驟 在所述介電層上沉積第一金屬層；以及在每一鰭片的所述第二側面處的所述第一金屬層的部分上選擇性地沉積一系列第二金屬層。
17.根據權利要求16的方法，其中選擇性地沉積所述一系列第二金屬層的步驟進一步包含以下步驟在所述鰭片中的每一個的所述第二側面處的所述第一金屬層的部分上沉積柵極金屬；在所述柵極金屬上沉積所述至少一種帶邊金屬；以及使所述柵極金屬與所述帶邊金屬在整個所述第二金屬層中相互擴散。
18.根據權利要求16的方法，其進一步包含以下步驟 在所述第一金屬層和所述第二金屬層上沉積第三金屬層；以及在所述第三金屬層上沉積多晶硅層。
19.一種用于制造FET器件的方法，其包含以下步驟在SOI層中構圖基部，所述基部具有第一側面、與所述第一側面相對的第二側面以及頂部；在所述基部上形成介電層；形成柵極，所述柵極圍繞所述基部的至少一部分且通過所述介電層與所述基部分隔， 所述柵極被配置為歸因于遍及所述柵極的至少一種帶邊金屬的選擇性放置而具有多個閾值電壓；以及在所述柵極的相對側面上形成源極區和漏極區。
20.根據權利要求19的方法，其中形成所述柵極的步驟進一步包含以下步驟在所述基部的相對側面上形成第一金屬層和第二金屬層，所述第一金屬層和所述第二金屬層均包含所述至少一種帶邊金屬；以及在所述基部的每一側面上鄰近所述第一金屬層和所述第二金屬層形成偏移間隔物。
21.根據權利要求20的方法，其中形成所述第一金屬層和所述第二金屬層的步驟進一步包含以下步驟在所述介電層上沉積金屬層，其中所述金屬層包含所述帶邊金屬；以及從所述基部的頂部上的所述介電層的一部分上選擇性地移除所述金屬層。
22.根據權利要求20的方法，其進一步包含以下步驟 移除所述偏移間隔物；以及在所述第一金屬層和所述第二金屬層上以及在所述基部的頂部上的所述介電層的一部分上沉積頂部電極層。
23.根據權利要求22的方法，其進一步包含以下步驟 在所述頂部電極層上沉積多晶硅層。
24.根據權利要求20的方法，其進一步包含以下步驟在所述偏移間隔物上和在所述基部的頂部上的所述介電層的一部分上沉積第三金屬層，其中所述第三金屬層包含帶邊金屬，該帶邊金屬不同于所述第一金屬層和所述第二金屬層中的所述帶邊金屬；以及在所述第三金屬層上沉積頂部電極層。
25.根據權利要求M的方法，其進一步包含以下步驟 在所述頂部電極層上沉積多晶硅層。
全文摘要
提供多閾值(Vt)場效應晶體管(FET)器件及其制造技術。在一個方面，提供一種FET器件，其包括源極區；漏極區；至少一個溝道，其使所述源極區與所述漏極區互連；以及柵極，其圍繞所述溝道的至少一部分，所述柵極被配置為歸因于遍及所述柵極的至少一種帶邊金屬的選擇性放置而具有多個閾值。
文檔編號H01L21/335GK102405516SQ201080017383
公開日2012年4月4日 申請日期2010年4月15日 優先權日2009年4月21日
發明者J·B·常, J·W·斯雷特, L·常, R·T·莫, V·納拉亞南 申請人:國際商業機器公司