專利名稱：Esd保護的功率mosfet或igbt及制備方法
技術領域：
本發明是對具有ESD保護功率MOSFET或IGBT改進，特別涉及一種柵極與源極間漏電小，ESD泄放能力強，芯片利用率高，制造簡單，成本低的ESD保護的功率MOSFET或IGBT及制備方法。
背景技術：
隨著功率半導體器件的發展，人們對功率MOSFET或IGBT性能有更高的要求，例如在器件封裝、運輸、裝配及使用過程中常常容易出現靜電(ESD)現象，它會在它們的柵極產生一個高電場，使得柵介質在高電場下發生絕緣擊穿，從而使器件失效，其中ESD (靜電)保護功能就是一項重要指標。它是指當帶有靜電的物體或人體接觸器件時，能夠迅速消除靜電產生的大電壓和大電流，減少或避免靜電放電現象所造成的器件破壞，使得器件能承受靜電產生的大電壓和大電流的沖擊而不被損壞。現有技術中，為了使得功率MOSFET或IGBT免受高于氧化物擊穿值的電壓破壞，常用方法是在柵極和源極間接入多晶硅二極管組如圖1 (MOSFET)，例如多晶硅齊納二極管， 其剖面如圖2所示，此種具有多晶硅齊納二極管ESD保護的功率MOSFET或IGBT存在以下不足。首先，此種多晶硅齊納二極管ESD保護方式沒有充分利用芯片面積，單位面積ESD 泄放能力不夠強。其次，功率MOSFET或IGBT柵極工作電壓一般為10-15V，用多晶硅齊納二極管組6作為ESD保護，其觸發電壓必須大于15V，才能不影響器件正常工作。在此前提下， 多晶硅齊納二極管組6的觸發電壓越小(串聯多晶硅二極管個數減少)，多晶硅齊納二極管組6開啟時間早，其ESD保護效果越好，但柵源極間泄漏電流也越大；多晶硅齊納二極管組 6觸發電壓越大(串聯多晶硅二極管個數增加)，其柵源極間泄漏電流變小，但是多晶硅齊納二極管組6開啟變晚，ESD保護效果減弱，難以使兩種特性得到很好的折衷，得到既具有強的ESD保護效果，又具有小的柵源極間泄漏電流。現有技術從平衡泄漏電流與ESD保護功能，通常將二極管組設置為3-7個。再者，傳統多晶齊納二極管組6采用的PN結為P+/N+結構，其P+的形成需要額外光刻版，不僅增加了器件制造復雜性和成本，而且使得功率MOSFET 或IGBT柵極和源極間泄漏電流較大；而且功率MOSFET或IGBT在接觸孔刻蝕完成后常常有高濃度的硼離子注入以降低P阱區電阻，用以減小其寄生的晶體管或晶閘管效應，但傳統用于ESD保護的多晶硅齊納二極管組6兩端為N型，高濃度的硼離子注入對多晶硅齊納二極管組6兩端N型區具有雜質補償作用，從而使得二極管的特性變差。要消除這種影響， 需要增加額外的光刻版或者改變原有工藝，使得此種二極管的形成不能完全和功率MOSFET 或者IGBT制造工藝兼容。中國專利CN101517743用于功率金屬氧化物半導體場效應晶體管及集成電路遞減電壓多晶硅二極管靜電放電電路，通過多晶二極管及器件組成保護網絡，用于形成ESD 保護，以降低柵源間泄漏電流。但其采用初級分支和次級分支相結合結構，使得電路復雜； 而且ESD保護所占面積較大，增加制造成本。上述不足仍有值得改進的地方。
發明內容
本發明目的在于克服上述現有技術的不足，提供一種柵極與源極間漏電小，ESD泄放能力強，芯片利用率高，制造簡單，成本低的ESD保護的功率MOSFET或IGBT。本發明另一目的在于提供一種上述ESD保護的功率MOSFET或IGBT的制備方法。本發明第一目的實現，主要是改進功率MOSFET或IGBT的柵極和源極之間多晶硅二極管組，由P7 N+組成，以及在其下方N_外延層中接入體硅二極管，并使該體硅二極管呈 N+/P—區/P+結構，從而克服了上述現有技術的不足，實現發明目的。具體說，本發明ESD保護的功率MOSFET或IGBT，包括跨接在功率MOSFET或IGBT柵、源極間的ESD保護單元，其特征在于ESD保護單元由多晶硅二極管組及下方N_外延層中體硅二極管組成的雙重保護結構，所說多晶硅二極管組中各P型區及N型區濃度，分別與功率MOSFET或IGBT的P阱濃度及N+源相同，構成P7N+多晶硅二極管組，所說體硅二極管由N+/P—區/P+結構組成。在詳細說明前，先通過對能夠達到的基本功能及效果作一介紹，以使本領域技術人員對本專利技術方案及能夠達到的基本效果有一個明確了解。本發明ESD保護單元，由P_/N+組成的多晶硅二極管組與下方外延層中的體硅二極管組成雙重ESD保護結構，在相同面積下，增加了 ESD的泄放通道，使得在相同的芯片面積下ESD泄放能力更強，提高了芯片利用率。另一方面，體硅二極管相對于多晶硅二極管具有更小的泄漏電流，當把體硅二極管作為第一級ESD保護時，在維持原有ESD泄放能力的前提下，第二級由P7 N+組成的多晶硅二極管組的ESD觸發電壓得到提升，從而可以增加多晶硅二極管個數，例如將二極管個數最大增至10個(可以是3-10個)，不僅使得多晶硅二極管組的泄漏電流降低，而且不減弱總的ESD保護效果，較好解決了 ESD保護效果與柵源間泄漏電流難以折衷的矛盾。此外，P_/N+多晶硅二極管組各P區由高濃度P+變為與功率 MOSFET或IGBT的P阱濃度相同(低濃度P_)，使得多晶硅二極管組的漏電電流大幅減小， 從而使得柵、源極漏電減小；同時，二極管組中的各P型區與功率MOSFET或IGBT的P阱濃度相同，以及各N區由高濃度N+變為功率MOSFET或IGBT的N+源相同，使得二極管組中的 P型區與N型區，都成為與功率MOSFET或IGBT的P阱與N+源為同一制造層，可以通過同一道離子注入工序完成，不需要額外工序，使得制造工藝簡化，成本降低。本發明中所說P7N+多晶硅二極管組兩端可以為同型區，也可以為異型區，其中較好為同型區，例如同時為N型區或P型區，更容易實現柵源兩端ESD正反觸發電壓的對稱性，制造也相對簡單；更好兩端為P型區，更容易實現多晶硅二極管工藝與功率MOSFET或 IGBT工藝的兼容性，使得制造更為簡單。P7N+多晶硅二極管組兩端的P型區，其P型區由 p_/p+結構組成，所說p_/p+可以有二種結構，一種為左右型，且P+在二極管組的最外端(圖
4)，一種為上下型，且P+位于P—內且在P—上方，其中更好p-/P+上下型結構中的P+小于P-(圖
5)，有利于減小多晶硅二極管組的泄漏電流。多晶硅二極管的其余P區與Ρ7Ρ+結構中的 P—相同，有利于減小多晶二極管的泄漏電流，也使得此種二極管的制作和功率MOSFET或者 IGBT工藝兼容，無需改變工藝或者增加光刻版，制造工藝簡化，成本降低。體硅二極管由N+/ Ρ_區/P+組成，體硅二極管的P-區濃度低于多晶硅二極管的Ρ_區濃度，且更好為多晶硅二極管的P—區濃度的1/5以下，有利于實現合適的觸發電壓，在不影響器件正常工作的前提下實現有效ESD保護。
以上所說源極，對于IGBT也稱為發射極；所說N—外延層對于IGBT也可以為FZ區熔單晶硅材料層。本發明第二目的實現，ESD保護的功率MOSFET或IGBT制備方法，包括在MOSFET或 IGBT的柵極和源極間通過離子注入和擴散形成ESD保護單元，其特征在于ESD保護單元由多晶硅二極管組及下方外延層中體硅二極管組成的雙重保護結構；所說多晶硅二極管組中各P型區和N型區分別由功率MOSFET或IGBT的P阱和N+源注入和擴散形成，使得多晶硅二極管組中各P型區和N型區濃度，分別與功率MOSFET或IGBT的P阱濃度和N+源相同； 所說體硅二極管為N+/T區/P+結構，其N+區和P+區分別由功率MOSFET或IGBT的N+源和 P+注入和擴散形成，P_區由功率MOSFET或IGBT的終端注入和擴散形成，或者增加一道光刻版制造。本發明方法中。若多晶硅二極管組兩端采用P7P+結構，其P+區的形成可以通過功率MOSFET或 IGBT制造過程中的P+注入和推進來形成。一種更好，功率MOSFET或IGBT的N+源和多晶硅二極管組中各N區，采用砷(As) 注入來形成。砷(As)在多晶硅中的橫向擴散量相對較小，形成的多晶硅二極管組中各N區寬度可以減小，所需多晶硅二極管組的總面積減小，使得其下方外延層中的體硅二極管所占面積也可相應減小，不僅節省了面積，同時也使得體硅二極管的ESD泄放能力更強。本發明方法中除形成ESD保護單元外，其它制造方法與功率MOSFET或IGBT基本相同，因此不作特別說明。本發明方法，既可以用于制備N型功率MOSFET或IGBT，也能用于P型功率MOSFET 或IGBT，只是兩者雜質注入類型相反。本發明ESD保護功率MOSFET或IGBT，相對于現有技術，由于采用P—/N+組成多晶硅二極管組及下方N_外延層中引入體硅二極管，從而使得ESD保護具有雙重結構，ESD保護雙重結構使得在相同面積下，增加了 ESD的泄放通道，使得ESD泄放能力更強，芯片利用率提高。其次，雙重ESD保護，可以使得第二級多晶硅二極管組的ESD觸發電壓提升，多晶硅二極管個數增加，可以增至多達10個，從而使得多晶硅二極管組的泄漏電流降低(如采用6 個二極管的柵源極間漏電一般在100nA-200nA，而采用10個二極管的柵極和源極間漏電可以小于ΙΟΟηΑ)。此外，采用P_/ N+組成的多晶硅二極管組，各P區由高濃度P+變為與功率 MOSFET或IGBT的P阱濃度相同(低濃度P_)，使得多晶硅二極管組的漏電電流大幅減小， 從而使得柵、源極漏電減小；同時，二極管組中的各P型區與功率MOSFET或IGBT的P阱濃度相同，以及各N區由高濃度N+變為功率MOSFET或IGBT的N+源相同，使得二極管組中的 P型區與N型區，都成為與功率MOSFET或IGBT的P阱與N+源為同一制造層，可以通過同一道離子注入工序完成，不需要額外工序，使得制造工藝簡化，工藝與功率MOSFET或IGBT兼容性強，成本降低。多晶硅二極管組中各P型區和N型區分別由功率MOSFET或IGBT的P 阱和N+源注入和擴散形成，體硅二極管的N+區和P+區分別由功率MOSFET或IGBT的N+源和P+注入和擴散形成，P—區由功率MOSFET或IGBT的終端注入和擴散形成，更是簡化了工藝，可以在制備MOSFET或IGBT的同時完成，無需改變工藝或者增加光刻版。功率MOSFET 或IGBT的N+源和多晶硅二極管組中各N區，采用砷(As)注入形成功率MOSFET或IGBT的 N+源，多晶硅二極管組中各N區和體硅二極管N+區，使得在多晶硅中的橫向擴散量相對較小，形成的多晶硅二極管組中各N區寬度可以減小，所需多晶硅二極管組的總面積減小，使得其下方N—外延層中的體硅二極管所占面積也可相應減小，不僅節省了面積，同時也使得體硅二極管的ESD泄放能力更強。本發明ESD保護功率MOSFET或IGBT，具有雙重ESD保護功能，使得ESD保護能力加強；ESD保護效果與柵源間泄漏電流協調關系得到優化；制造工藝兼容簡單，成本降低，區別于現有技術。以下以4個具體實施例，示例性說明及幫助進一步理解本發明實質，但實施例具體細節僅是為了說明本發明，并不代表本發明構思下全部技術方案，因此不應理解為對本發明總的技術方案限定，一些在技術人員看來，不偏離本發明構思的非實質性增加和/或改動，例如以具有相同或相似技術效果的技術特征簡單改變或替換，均屬本發明保護范圍。
圖1為現有在柵極和源極之間有多晶齊納二極管保護的功率MOSFET等效電路。圖2為圖1中多晶齊納二極管剖面結構示意圖。圖3為本發明具有雙重ESD保護的功率MOSFET或IGBT的ESD保護單元一種結構剖面示意圖。圖4為本發明具有雙重ESD保護的功率MOSFET或IGBT的ESD保護單元另一種結構剖面示意圖。圖5為本發明具有雙重ESD保護的功率MOSFET或IGBT的ESD保護單元再一種結構剖面示意圖。
具體實施例方式實施例1 參見附圖3，具有雙重ESD保護的功率MOSFET或IGBT的ESD保護單元， 包括外延層101，氧化層1，多晶硅二極管組7 (本例為3個二極管，也可以是4-10個)，介質層4，柵極金屬3，源極金屬2，P—區100，N+區102和P+區103 (圖中未示意部分均與功率 MOSFET或IGBT相同，如硅片的背面結構)。柵極金屬3連接多晶硅二極管組7 —端的N+摻雜區和體硅二極管的N+區102，源極金屬2連接多晶硅二極管組7另一端的N+摻雜區和體硅二極管的P+區103。在柵極金屬3和源極金屬2之上可以有鈍化層(圖中未畫出)。制備以N型功率MOSFET為例，首先用920°C濕氧氧化生長500A左右預氧，進行終端環的光刻及注入，例如用能量80KeV，劑量5E14cm2進行終端環的注入；然后進行體硅二極管P—區的光刻及注入，并在1100°C下進行推進，在推進的同時生成氧化層的厚度為10000A-15000A ；進行有源區的光刻，再用濕法腐蝕進行有源區的刻蝕；用濕氧氧化生長900A左右柵氧，然后LPCVD淀積多晶硅層，厚度為6000A-10000A ；在進行多晶硅刻蝕之后，進行P阱層的注入及推進，例如用能量80KeV，劑量6E13cnT2進行P阱層的注入，然后在 1150°C下進行推進，時間為100-150分鐘(同時形成多晶硅二極管的P—區)；在功率MOSFET 源極N+注入和推進的同時，形成多晶硅二極管的N+區和體硅二極管的N+區，例如用能量 IOOKeV,劑量1. 2E16cnT2進行功率MOSFET源極N+的注入，然后在950°C下進行推進，時間為 150分鐘。然后LPCVD淀積TEOS和BPSG，厚度分別為2000A和8000A，在950°C下回流并完成孔的光刻和刻蝕，用能量120KeV，劑量2E15cnT2進行功率MOSFET的P+的注入和體硅二極管P+區的注入，在950°C下進行推進，時間為90分鐘，濺射金屬鋁，厚度為4-5微米后，進行
6金屬的光刻和刻蝕，PECVD淀積Si3N4，光刻和刻蝕Si3N4，減薄及背面金屬化，完成制造。實施例2 參見附圖4，如實施例1，其中柵極金屬3連接多晶硅二極管組7 —端的 P+摻雜區和體硅二極管的N+區102，源極金屬2連接多晶硅二極管組7另一端的P+摻雜區和體硅二極管的P+區103。其中ESD保護單元的多晶硅二極管兩端為P型區，兩端P型區由P_/P+結構組成，且P+在二極管組的最外端，多晶硅二極管的其余P區與P_/P+結構中的 P_相同。實施例3 參見附圖5，如實施例2，其中多晶硅二極管兩端P型區由P_/P+結構組成，且P+位于ρ-內且在ρ-上方，并使P+小于ρ-，多晶硅二極管的其余P區與Ρ7Ρ+結構中的Γ相同。實施例4 如前述，體硅二極管P—區還可以由功率MOSFET或IGBT的終端注入和擴散形成，但終端濃度相對較低，一般劑量小于3E13cnT2。本發明結構，同樣可以制備具有雙重ESD保護的IGBT。對于本領域技術人員來說，在本專利構思及具體實施例啟示下，能夠從本專利公開內容及常識直接導出或聯想到的一些變形，本領域普通技術人員將意識到也可采用其他方法，或現有技術中常用公知技術的替代，以及特征的等效變化或修飾，特征間的相互不同組合，例如不采用在接觸孔刻蝕后進行P+注入，而通過增加額外的P+注入掩模版，將P+注入提前到LPCVD淀積TEOS和BPSG之前，同樣可以實現本發明結構。類似此等的非實質性改動，同樣可以被應用，都能實現本專利描述功能和效果，不再一一舉例展開細說，均屬于本專利保護范圍。
權利要求
1.ESD保護的功率MOSFET或IGBT，包括跨接在功率MOSFET或IGBT柵、源極間的ESD保護單元，其特征在于ESD保護單元由多晶硅二極管組及下方N_外延層中體硅二極管組成的雙重保護結構，所說多晶硅二極管組中各P型區及N型區濃度，分別與功率MOSFET或IGBT 的P阱濃度及N+源相同，構成P7N+多晶硅二極管組，所說體硅二極管由N+/P—區/P+結構組成。
2.根據權利要求1所述ESD保護的功率MOSFET或IGBT，其特征在于多晶硅二極管組中二極管數在3-10個。
3.根據權利要求1或2所述ESD保護的功率MOSFET或IGBT，其特征在于多晶硅二極管組兩端為同型區。
4.根據權利要求3所述ESD保護的功率MOSFET或IGBT，其特征在于多晶硅二極管組兩端為P型區。
5.根據權利要求4所述ESD保護的功率MOSFET或IGBT，其特征在于P型區由P—/P+結構組成，它們分別為P+在二極管組最外端的左右型，或P+位于ρ-內且在ρ-上方的上下型。
6.根據權利要求5所述ESD保護的功率MOSFET或IGBT，其特征在于Ρ_/Ρ+上下結構中的P+面積小于Γ面積。
7.根據權利要求1或2所述ESD保護的功率MOSFET或IGBT，其特征在于體硅二極管的ρ_區濃度低于多晶硅二極管的Ρ_區濃度。
8.根據權利要求7所述ESD保護的功率MOSFET或IGBT，其特征在于體硅二極管的Ρ_區濃度為多晶硅二極管Ρ_區濃度的1/5以下。
9.ESD保護的功率MOSFET或IGBT制備方法，包括在MOSFET或IGBT的柵極和源極間通過離子注入和擴散形成ESD保護單元，其特征在于ESD保護單元由多晶硅二極管組及下方N—外延層中體硅二極管組成的雙重保護結構；所說多晶硅二極管組中各P型區和N型區分別由功率MOSFET或IGBT的P阱和N+源注入和擴散形成，使得多晶硅二極管組中各P型區和N型區濃度，分別與功率MOSFET或IGBT的P阱濃度和N+源相同；所說體硅二極管為 Ν+/Ρ—區/P+結構，其N+區和P+區分別由功率MOSFET或IGBT的N+源和P+注入和擴散形成， P—區由功率MOSFET或IGBT的終端注入和擴散形成，或者增加一道光刻版制造。
10.根據權利要求9所述ESD保護的功率MOSFET或IGBT制備方法，其特征在于若多晶硅二極管組兩端采用Ρ7Ρ+結構，其P+區的形成通過功率MOSFET或IGBT制造過程中的P+ 注入和推進形成。
11.根據權利要求9或10所述ESD保護的功率MOSFET或IGBT制備方法，其特征在于功率MOSFET或IGBT的N+源和多晶硅二極管組中各N區采用砷注入形成。
全文摘要
本發明是對具有ESD保護功率MOSFET或IGBT改進，其特征是ESD保護單元由多晶硅二極管組及下方N-外延層中體硅二極管組成的雙重保護結構，所說多晶硅二極管組中各P型區及N型區濃度，分別與功率MOSFET或IGBT的P阱濃度及N+源相同，構成P-/N+多晶硅二極管組，所說體硅二極管由N+/P-區/P+結構組成。使得ESD保護具有雙重結構，相同面積下增加了ESD泄放通道，ESD泄放能力更強，芯片利用率提高，以及可使二極管個數增加泄漏電流降低，較好協調了ESD保護效果與柵源間泄漏電流關系。此結構還可以使其成為與功率MOSFET或IGBT的P阱與N+源為同一制造層，可以通過同一道離子注入工序完成，不需要額外工序，使得制造工藝簡化，成本降低。
文檔編號H01L27/02GK102412248SQ201010579028
公開日2012年4月11日 申請日期2010年12月9日 優先權日2010年12月9日
發明者錢夢亮, 陳俊標 申請人:江蘇東光微電子股份有限公司