專利名稱：一種高遷移率襯底結構及其制備方法
技術領域：
本發明涉及半導體集成技術領域，尤其涉及一種高遷移率襯底結構及其制備方法。
背景技術：
半導體技術作為信息產業的核心和基礎，被視為衡量一個國家科學技術進步和綜合國力的重要標志。在過去的40多年中，硅基集成技術遵循摩爾定律通過縮小器件的特征尺寸來提高器件的工作速度、增加集成度以及降低成本，微電子器件的特征尺寸已經由微米尺度縮小到納米尺度。但是當MOS器件的柵長減小到90納米后，柵氧化層的厚度將小于1. 2納米，傳統硅基微電子集成技術開始面臨來自物理與技術方面的雙重挑戰。采用高遷移率溝道材料替代傳統硅材料將是半導體集成技術的重要發展方向，其中鍺與III-V族化合物半導體材料最有可能在近期實現大規模應用。鍺的空穴遷移率高適合制備PM0SFET等高空穴遷移率器件，而III-V族半導體材料的電子遷移率高適合制備NM0SFET等高電子遷移率器件，III-V族化合物半導體材料中最具應用潛質的為銦鎵砷材料。將銦鎵砷基器件和鍺基器件平面集成已經成為當前研究的重點與難點。通過選擇適當的制備工藝，將銦鎵砷單晶層和鍺單晶層集成到單晶硅襯底上，是獲得銦鎵砷基和鍺基互補集成器件的有效途徑和解決方案。
發明內容
(一)要解決的技術問題有鑒于此，本發明的主要目的在于提供一種高遷移率襯底結構及其制備方法，以將銦鎵砷單晶和鍺單晶集成到硅襯底上，實現硅基襯底上高遷移率銦鎵砷和鍺結合的不同溝道材料CMOS器件的平面集成。( 二 )技術方案為達到上述目的，本發明提供了一種高遷移率襯底結構，該結構包括單晶硅襯底、緩沖層、勢壘層、銦鎵砷單晶層、阻擋層和鍺單晶層；其中，所述緩沖層置于所述單晶硅襯底之上，所述勢壘層置于所述緩沖層之上，所述銦鎵砷單晶層置于所述勢壘層之上，所述阻擋層置于所述銦鎵砷單晶層之上，所述鍺單晶層置于所述阻擋層之上。上述方案中，所述緩沖層為低溫生長的材料層，采用砷化鎵或銦鎵磷，所述銦鎵磷中各原子數比值銦鎵磷=0.5 0.5 1，用于過濾位錯，釋放晶格應力，解決所述單晶硅襯底和所述勢壘層晶格失配的問題，其表面晶格常數基本與勢壘層材料相同，為所述勢壘層提供良好的生長界面，所述緩沖層的厚度在1納米至3微米之間。上述方案中，所述銦鎵砷單晶層各元素原子數比值銦鎵砷=x (I-X) 1，χ的取值范圍設置為0 < χ < 0. 6之間，所述銦鎵砷單晶層具有高電子遷移率，用于制備高電子遷移率半導體器件。上述方案中，所述勢壘層為砷化鎵或銦鎵磷的單晶層，所述勢壘層的銦鎵磷中各原子數比值銦鎵磷=0. 5 0.5 1。上述方案中，所述阻擋層用于抑制鍺單晶層與銦鎵砷單晶層之間的互擴散摻雜效應，所述阻擋層為磷化銦、磷化鎵、銦鋁磷、銦鎵磷、磷化鋁或鋁鎵磷單晶層；所述阻擋層的銦鋁磷中各原子數比值銦鋁磷=y (Ι-y) 1，7的取值范圍設置為0<7<1之間；所述阻擋層的銦鎵磷中各原子數比值銦鎵磷=ζ (1-z) 1，ζ的取值范圍設置為0 < ζ < 1之間；所述阻擋層的鋁鎵磷中各原子數比值鋁鎵磷=m (1-m) 1，m 的取值范圍設置為0 < m < 1之間。為達到上述目的，本發明提供了一種高遷移率襯底結構的制備方法，該方法包括步驟1 在單晶硅襯底上生長緩沖層；步驟2 在所述緩沖層上外延生長勢壘層；步驟3 在所述勢壘層上外延生長銦鎵砷單晶層；步驟4 在所述銦鎵砷單晶層上外延生長阻擋層；步驟5 在所述阻擋層上外延生長鍺單晶層。上述方案中，步驟2中所述在所述緩沖層上外延生長勢壘層，是利用氣相外延、液相外延、或固相外延的方法在所述緩沖層上外延所述勢壘層，所述勢壘層厚度在1納米至3 微米之間。上述方案中，步驟3中所述在所述勢壘層上外延生長銦鎵砷單晶層，是利用氣相外延、液相外延、或固相外延的方法在所述勢壘層上外延所述銦鎵砷單晶層，所述銦鎵砷單晶層厚度在1納米至100納米之間。上述方案中，步驟4中所述在所述銦鎵砷單晶層上外延生長阻擋層，是利用氣相外延、液相外延、或固相外延的方法在所述銦鎵砷單晶層上外延所述阻擋層，用以抑制生長過程以及該所述阻擋層厚度在3埃至100納米之間。上述方案中，步驟5中所述在所述阻擋層上外延生長鍺單晶層，是利用氣相外延、 液相外延、或固相外延的方法在所述阻擋層上外延所述鍺單晶層，所述鍺單晶層厚度在1 納米至500納米之間，所述鍺單晶層具有高空穴遷移率，用于制備高空穴遷移率半導體器件。(三)有益效果從上述技術方案可以看出，本發明具有以下有益效果本發明提供的這種高遷移率襯底結構及其制備方法，高遷移率襯底結構為銦鎵砷和鍺集成在單晶硅襯底之上，該襯底結構通過刻蝕或腐蝕可以露出銦鎵砷單晶層做溝道制備NM0SFET，用鍺單晶層做溝道制備PM0SFET，實現了硅基襯底上高遷移率銦鎵砷和鍺結合的不同溝道材料CMOS器件的平面集成，解決了后摩爾時代CMOS發展的技術難題，或者在銦鎵砷單晶層和鍺單晶層上制備其它高遷移率半導體器件，此外，本發明技術方案是以單晶硅為襯底的，可以通過腐蝕或刻蝕的方法露出單晶硅襯底制備硅基器件，而腐蝕或刻蝕露出勢壘層的砷化鎵或銦鎵磷又可以制備光電器件等，為實現光互連提供基礎。總之，本發明所提供的高遷移率襯底結構將有利于實現多元半導體器件單片集成，提高性能，減小功耗。 這些特性表明本發明在后摩爾時代CMOS集成技術、硅基和高遷移率微電子器件集成以及光互連領域都具備廣闊的應用前景和市場前景。
圖1為本發明所提供的高遷移率襯底結構的結構示意圖；圖2為本發明技術方案中單晶硅襯底的結構示意圖；圖3為本發明技術方案中在單晶硅襯底上生長緩沖層后的結構示意圖；圖4為本發明技術方案中在緩沖層上外延勢壘層后的結構示意圖；圖5為本發明技術方案中在勢壘層上外延銦鎵砷單晶層后的結構示意圖；圖6為本發明技術方案中在銦鎵砷單晶層上外延阻擋層后的結構示意圖；其中，1為單晶硅襯底；2為緩沖層；3為勢壘層；4為銦鎵砷單晶層；5為阻擋層；6為鍺單晶層。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照附圖，對本發明進一步詳細說明。如圖1所示，圖1是本發明所提供的高遷移率襯底結構的示意圖，所述高遷移率襯底結構包括單晶硅襯底1、緩沖層2、勢壘層3、銦鎵砷單晶層4、阻擋層5以及鍺單晶層6 ；所述單晶硅襯底1位于所述高遷移率襯底結構的底部；所述緩沖層2疊置在所述單晶硅襯底1之上；所述勢壘層3疊置在所述緩沖層2之上；所述銦鎵砷單晶層4疊置在所述勢壘層3之上；所述阻擋層5疊置于所述銦鎵砷單晶層4之上；所述鍺單晶層6疊置于所述阻擋層5之上。所述緩沖層2為低溫生長的材料層，采用砷化鎵或銦鎵磷，所述銦鎵磷中各原子數比值銦鎵磷=0.5 0.5 1，用于過濾位錯，釋放晶格應力，解決所述單晶硅襯底和所述勢壘層晶格失配的問題，其表面晶格常數基本與勢壘層材料相同，為所述勢壘層提供良好的生長界面，所述緩沖層的厚度在1納米至3微米之間。所述勢壘層3為砷化鎵或銦鎵磷的單晶層，所述勢壘層的銦鎵磷中各原子數比值銦鎵磷=0. 5 0. 5 1。所述銦鎵砷單晶層4各元素原子數比值銦鎵砷=X (1-x) l，x的取值范圍設置為0 < χ < 0. 6之間，所述銦鎵砷單晶層具有高電子遷移率，用于制備高電子遷移率半導體器件。所述阻擋層5的作用在于抑制所述鍺單晶層與所述銦鎵砷單晶層之間的互擴散摻雜效應，所述勢壘層、所述銦鎵砷單晶層和所述阻擋層可以形成超晶格量子阱，將電子局限在所述銦鎵砷單晶層中，減小散射，提高電子遷移率，所述銦鎵砷單晶層可作為高電子遷移率器件如NM0SFET等的溝道材料，所述阻擋層還有利于改善所述銦鎵砷界面，形成低界面態密度銦鎵砷NM0SFET等，所述鍺單晶層可作為高空穴遷移率器件如PM0SFET等的溝道材料。所述阻擋層為磷化銦、磷化鎵、銦鋁磷、銦鎵磷、磷化鋁或鋁鎵磷單晶層；所述阻擋層的銦鋁磷中各原子數比值銦鋁磷=y (1-y) l，y的取值范圍設置為0<y< 1之間；所述阻擋層的銦鎵磷中各原子數比值銦鎵磷=ζ (1-z) 1，ζ的取值范圍設置為0 < ζ < 1之間；所述阻擋層的鋁鎵磷中各原子數比值鋁鎵磷=m (1-m) 1，m的取值范圍設置為0 < m < 1之間。
基于圖1所示的高遷移率襯底結構的結構示意圖，圖2至圖6示出了本發明制備高遷移率襯底結構的工藝流程，包括如下步驟步驟1 選擇單晶硅1為襯底材料，如圖2和圖3所示，利用化學氣相沉積的方法在單晶硅1上低溫生成緩沖層2中的砷化鎵，生長溫度在400°C左右，過濾位錯，釋放應力， 其表面與所述勢壘層3中的砷化鎵的晶格常數相同，所述緩沖層厚度為1微米；在步驟1中，利用氣相外延或液相外延的方法在單晶硅襯底上低溫生長所述緩沖層，所述緩沖層可以是低溫生長的砷化鎵或銦鎵磷，所述銦鎵磷中各原子數比值銦鎵 磷=0.5 0.5 1，所述緩沖層的作用在于過濾位錯，釋放應力，解決所述單晶硅襯底和所述勢壘層晶格失配的問題，所述緩沖層上表面晶格常數基本與所述勢壘層相同，為所述勢壘層提供良好的生長界面，所述緩沖層的厚度在1納米-3微米之間。步驟2 如圖4所示，利用分子束外延的方法在所述緩沖層2上外延所述勢壘層3， 所述勢壘層3的厚度為1. 5微米；在步驟2中，利用氣相外延、液相外延、或固相外延的方法在所述緩沖層上外延所述勢壘層，所述勢壘層厚度在1納米-2微米之間，所述勢壘層可以為砷化鎵或銦鎵磷的單晶層，所述銦鎵磷中各原子數比值銦鎵磷=0.5 0.5 1。步驟3 如圖5所示，利用分子束外延的方法在所述勢壘層3上外延所述銦鎵砷單晶層4，所述銦鎵砷單晶層4的厚度為50納米；在步驟3中，利用氣相外延、液相外延、或固相外延的方法在所述勢壘層上外延所述銦鎵砷單晶層，所述銦鎵砷單晶層各元素原子數比值銦鎵砷=X (1-x) l，x的取值范圍可設置為0 < χ < 0. 6之間，所述銦鎵砷單晶層厚度在1納米-100納米之間.步驟4，如圖6所示，利用分子束外延的方法在所述銦鎵砷單晶層4上外延所述阻擋層5，所述阻擋層5的厚度為5納米；在步驟4中，利用氣相外延、液相外延、或固相外延的方法在所述銦鎵砷單晶層上外延所述阻擋層，所述阻擋層可以為磷化銦、磷化鎵、銦鋁磷、銦鎵磷、磷化鋁或鋁鎵磷單晶層，所述阻擋層的銦鋁磷中各原子數比值銦鋁磷=y (Ι-y) l，y的取值范圍可設置為0<y<l之間，所述阻擋層的銦鎵磷中各原子數比值銦鎵磷=Z (1-z) Lz 的取值范圍可設置為0<ζ<1之間，鋁鎵磷中各原子數比值銦鎵磷=m (1-m) 1， m的取值范圍可設置為0 < m < 1之間，所述阻擋層厚度在3埃-100納米之間。步驟5，如圖1所示，利用利用分子束外延的方法在所述阻擋層5上外延所述鍺單晶層6，所述鍺單晶層6厚度的為100納米；在步驟5中，利用氣相外延、液相外延、或固相外延的方法在所述阻擋層上外延所述鍺單晶層，所述鍺單晶層厚度在1納米-500納米之間。本發明提供的這種高遷移率襯底結構及其制備方法，將高電子遷移率的銦鎵砷和高空穴遷移率的鍺集成在單晶硅襯底上，可以用所述銦鎵砷單晶層做溝道制備NM0SFET，用所述鍺單晶層做溝道制備PM0SFET，實現硅基襯底上高遷移率銦鎵砷和鍺結合的CMOS器件，或者在銦鎵砷單晶層和鍺單晶層上制備其它高遷移率半導體器件，該襯底結構還可以制備硅基器件以及用勢壘層制備光電器件等，有利于實現多元半導體器件的單片集成，提高性能，減小功耗。以上所述的具體實施例，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的具體實施例而已，并不用于限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
權利要求
1.一種高遷移率襯底結構，其特征在于，該結構包括單晶硅襯底、緩沖層、勢壘層、銦鎵砷單晶層、阻擋層和鍺單晶層；其中，所述緩沖層置于所述單晶硅襯底之上，所述勢壘層置于所述緩沖層之上，所述銦鎵砷單晶層置于所述勢壘層之上，所述阻擋層置于所述銦鎵砷單晶層之上，所述鍺單晶層置于所述阻擋層之上。
2.根據權利要求1所述的高遷移率襯底結構，其特征在于，所述緩沖層為低溫生長的材料層，采用砷化鎵或銦鎵磷，所述銦鎵磷中各原子數比值銦鎵磷=0.5 0.5 1，用于過濾位錯，釋放晶格應力，解決所述單晶硅襯底和所述勢壘層晶格失配的問題，其表面晶格常數基本與勢壘層材料相同，為所述勢壘層提供良好的生長界面，所述緩沖層的厚度在1納米至3微米之間。
3.根據權利要求1所述的高遷移率襯底結構，其特征在于，所述銦鎵砷單晶層各元素原子數比值銦鎵砷=X (1-χ) 1，χ的取值范圍設置為0<x <0.6之間，所述銦鎵砷單晶層具有高電子遷移率，用于制備高電子遷移率半導體器件。
4.根據權利要求1所述的高遷移率襯底結構，其特征在于，所述勢壘層為砷化鎵或銦鎵磷的單晶層，所述勢壘層的銦鎵磷中各原子數比值銦鎵磷=0.5 0.5 1。
5.根據權利要求1所述的高遷移率襯底結構，其特征在于，所述阻擋層用于抑制鍺單晶層與銦鎵砷單晶層之間的互擴散摻雜效應，所述阻擋層為磷化銦、磷化鎵、銦鋁磷、銦鎵磷、磷化鋁或鋁鎵磷單晶層；所述阻擋層的銦鋁磷中各原子數比值銦鋁磷=y (Ι-y) l，y的取值范圍設置為0 < y <1之間；所述阻擋層的銦鎵磷中各原子數比值銦鎵磷=ζ (1-z) 1，ζ的取值范圍設置為0 < ζ < 1之間；所述阻擋層的鋁鎵磷中各原子數比值鋁鎵磷=m (1-m) l，m的取值范圍設置為0 < m < 1之間。
6.一種高遷移率襯底結構的制備方法，其特征在于，該方法包括步驟1 在單晶硅襯底上生長緩沖層；步驟2 在所述緩沖層上外延生長勢壘層；步驟3 在所述勢壘層上外延生長銦鎵砷單晶層；步驟4 在所述銦鎵砷單晶層上外延生長阻擋層；步驟5 在所述阻擋層上外延生長鍺單晶層。
7.根據權利要求6所述的高遷移率襯底結構的制備方法，其特征在于，步驟2中所述在所述緩沖層上外延生長勢壘層，是利用氣相外延、液相外延、或固相外延的方法在所述緩沖層上外延所述勢壘層，所述勢壘層厚度在1納米至3微米之間。
8.根據權利要求6所述的高遷移率襯底結構的制備方法，其特征在于，步驟3中所述在所述勢壘層上外延生長銦鎵砷單晶層，是利用氣相外延、液相外延、或固相外延的方法在所述勢壘層上外延所述銦鎵砷單晶層，所述銦鎵砷單晶層厚度在1納米至100納米之間。
9.根據權利要求6所述的高遷移率襯底結構的制備方法，其特征在于，步驟4中所述在所述銦鎵砷單晶層上外延生長阻擋層，是利用氣相外延、液相外延、或固相外延的方法在所述銦鎵砷單晶層上外延所述阻擋層，用以抑制生長過程以及該所述阻擋層厚度在3埃至100納米之間。
10.根據要得要求6所述的高遷移襯底結構的制備方法，其特征在于，步驟5中所述在所述阻擋層上延生長鍺單晶層，是利用氣相外延、液相外延、或固相外延的方法在所述阻擋上外延所述鍺單晶層，所述鍺單晶層厚度在1納米至500納米之間，所述鍺單晶層具有高空穴遷移率，用于制備高空穴遷移率半導體器件。
全文摘要
本發明公開了一種高遷移率襯底結構及其制備方法，屬于半導體集成技術領域。該襯底結構包括單晶硅襯底、緩沖層、勢壘層、銦鎵砷單晶層、阻擋層和鍺單晶層。所述緩沖層置于所述單晶硅襯底之上，所述勢壘層置于所述緩沖層之上，所述銦鎵砷單晶層置于所述勢壘層之上，所述阻擋層置于所述銦鎵砷單晶層之上，所述鍺單晶層置于所述阻擋層之上。可以利用本發明，實現硅基襯底上高遷移率銦鎵砷和鍺結合的CMOS器件，或者在銦鎵砷單晶層和鍺單晶層上制備其它高遷移率半導體器件，該襯底結構還可以制備硅基器件以及用勢壘層制備光電器件等，有利于實現多元半導體器件的單片集成，提高性能，減小功耗。
文檔編號H01L21/02GK102569364SQ20101057852
公開日2012年7月11日 申請日期2010年12月8日 優先權日2010年12月8日
發明者劉洪剛, 孫兵 申請人:中國科學院微電子研究所