形成準soi結構的方法

專利名稱：形成準soi結構的方法
技術領域：
本發明涉及半導體技術領域，尤其涉及形成準絕緣體上硅(Silicon on hsulator，簡稱SOI)結構的方法。
背景技術：
隨著半導體技術的發展，集成電路的集成度越來越高，器件的特征尺寸(CD)越來越小。當器件的特征尺寸縮小到深亞微米(0. 25微米以下稱為深亞微米)，器件的漏電流增力口，漏極感應勢壘降低(DIBL，Drain induction barrier lower)效應以及短溝道效應越來越明顯，成為器件尺寸縮小的需要克服的主要問題。超薄體(UTB)SOI器件結構是一種基于SOI襯底的MOS器件，硅膜厚度很薄，可以有效抑制短溝道效應降低關態泄漏電流。但是，為了實現良好的柵控制能力，超薄體SOI器件結構需要非常薄的硅膜，一般硅膜厚度要求小于1/4的柵長，這不僅對工藝提出苛刻的要求，而且超薄硅膜會導致遷移率降低、閾值電壓增大以及性能漲落增大等問題，嚴重降低器件的性能；另一方面，自熱效應、漏極端通過埋層對溝道區的耦合作用和閾值調節都是超薄體SOI器件結構存在的問題。為了解決超薄體SOI器件結構存在的問題，“王陽元、張興、劉曉彥、康晉鋒、黃如” 在中國科學E輯信息科學2008年第38卷第6期第921 932頁發表的論文“32nm及其以下技術節點CMOS技術中的新工藝及新結構器件”公開了一種新型準SOI器件結構，可以有效克服以上所述的超薄體SOI器件結構存在的問題。圖1為論文中給出的準SOI器件結構的剖面結構示意圖，參考圖1，該準SOI器件結構包括襯底10 ；L型隔離結構11，位于所述襯底10中；柵極結構，包括柵極21，位于柵極21和襯底10之間的柵介質層22，位于柵極21和柵介質層22周圍的側墻23 ；源區12、漏區13，位于襯底10中、所述L型隔離結構11上；源區延伸區14和漏區延伸區15，位于襯底10中、側墻23和L型隔離結構11之間。論文中提出圖1所示的準SOI器件結構的方法為首先進行STI (淺溝槽隔離)工藝； STI工藝完成后，進行溝道閾值注入，調節閾值電壓；之后，在襯底上形成柵介質層，在柵介質層上形成多晶硅層，在多晶硅層上形成氮化硅層和氧化層作為硬掩膜來保護后續刻蝕和氧化工藝對柵結構的影響；刻蝕形成柵極21和柵介質層22后，在柵極21和柵介質層22周圍形成氧化層側墻23 ；形成側墻23后，用電感耦合等離子體(ICP，inductively coupled plasma)各向異性刻蝕源區區域和漏區區域，源區區域定義出源區的區域，漏區區域定義出漏區的區域；之后，在源區區域和漏區區域形成氮化硅側墻，保護源區延伸區14和漏區延伸區15不在后續形成L型隔離結構11的過程中被氧化；接著，再用ICP刻蝕源區區域和漏區區域，利用低溫濕氧氧化在源區區域和漏區區域和漏區區域周圍形成L型隔離結構11 ； 之后，濕法去除氮化硅側墻，沉積多晶硅填充被刻蝕的源區區域和漏區區域，接著進行化學機械平坦化，濕法腐蝕多晶硅，進行源區12和漏區13離子注入，離子注入之后進行快速熱退火，最后進行低氧、形成接觸孔和金屬互連線等后續工藝。然而，以上所述的現有技術的形成準SOI器件結構的方法，工藝復雜，特別是用多晶硅填充源區區域和漏區區域外加化學機械平坦化，以及濕法腐蝕多晶硅；而且，源區和漏區采用多晶硅而非單晶娃，其電學性能受到影響。

發明內容
本發明解決的問題是現有技術的形成準SOI器件結構的方法復雜，而且源區和漏區采用多晶硅而非單晶娃，其電學性能受到影響。為解決上述問題，本發明提供一種形成準SOI結構的方法，包括提供襯底，所述襯底包括第一半導體層，位于所述第一半導體層上的第一絕緣層， 位于所述絕緣層上的第二半導體層；圖形化所述第一絕緣層和所述第二半導體層，形成開口，暴露出所述第一半導體層；在所述開口的側壁形成預定高度的側墻，并在所述開口內形成所述預定高度的第一半導體材料；在所述開口內形成第二半導體材料，覆蓋所述側墻和所述第一半導體材料，且所述第二半導體材料的表面與所述第二半導體層的表面相平?？蛇x的，還包括在所述第二半導體材料和第二半導體層形成的表面上形成柵極結構，所述柵極結構包括柵極、位于柵極和所述第二半導體材料和第二半導體層形成的表面之間的柵介質層以及位于所述柵極和柵介質層周圍的側墻；以所述柵極結構為掩膜，進行離子注入，在所述柵極結構兩側的襯底內形成源區和漏區?？蛇x的，所述圖形化所述第一絕緣層和所述第二半導體層，在所述襯底形成開口， 暴露出所述第一半導體層包括在所述第二半導體層上形成圖形化的硬掩膜層；以所述圖形化的硬掩膜層為掩膜，刻蝕所述第一絕緣層和所述第一半導體層，形成開口?？蛇x的，所述硬掩膜層包括氧化硅層和氮化硅層，所述氧化硅層位于所述第二半導體層上，所述氮化硅層位于所述氧化硅層上。可選的，在所述開口的側壁形成預定高度的側墻，并在所述開口內形成所述預定高度的第一半導體材料包括形成第二絕緣層，覆蓋所述圖形化的硬掩膜層的表面、所述開口的底部和側壁；回刻去除所述圖形化的硬掩膜層的表面和開口底部的第二絕緣層，在所述開口的側壁形成側墻；在所述開口內形成預定高度的第一半導體材料；去除未被所述第一半導體材料覆蓋的第二絕緣層，形成預定高度的側墻?？蛇x的，利用外延生長法在所述開口內形成預定高度的第一半導體材料?？蛇x的，利用外延生長法在所述開口內形成第二半導體材料?？蛇x的，所述外延生長法選自快速熱化學氣相沉積、超高真空化學氣相沉積、分子束外延法。
可選的，所述第二絕緣層的材料為氧化硅?？蛇x的，所述形成氧化硅的方法為熱氧化或者等離子增強型化學氣相沉積?？蛇x的，所述第二絕緣層的厚度為10埃 200埃?？蛇x的，所述第一絕緣層的厚度為100埃 2000埃。可選的，所述第一半導體層、第二半導體層、第一半導體材料以及第二半導體材料選自單晶硅、單晶摻碳硅或者單晶鍺硅?？蛇x的，所述第一半導體層和所述第二半導體層為單晶硅，所述單晶硅的晶面指數為(100)，(110)或者(111)?？蛇x的，所述預定高度為50nm 300nm。與現有技術相比，本發明具有以下優點本發明的形成準SOI結構的方法，提供包括第一半導體層、第一絕緣層、第二半導體層的襯底，也就是提供絕緣體上硅；在第一絕緣層和第二半導體層形成開口，暴露出第一半導體層；在開口的側壁形成預定高度的側墻、開口內形成預定高度的第一半導體材料； 之后，在開口內形成第二半導體材料，覆蓋側墻和第一半導體材料，且第二半導體材料的表面與第二半導體層的表面相平。這樣開口側壁的預定高度的側墻和第一半導體層上的第一絕緣層就構成了 L型的隔離結構，之后，可以在第二半導體層和第二半導體材料上形成柵極結構，進行離子注入形成源區和漏區，與現有技術相比，形成工藝簡單。而且，在具體實施例中，形成L型的隔離結構后，形成柵極結構，以及源區和漏區， 其中源區和漏區與作為襯底使用的第二半導體層和第二半導體材料的材料相同，由于作為襯底使用的半導體材料均為單晶，因此源區和漏區也為單晶，這樣可以解決現有技術使用多晶硅作為源區和漏區而產生的影響器件性能的問題。


圖1是現有技術的準SOI器件結構的剖面結構示意圖；圖2為本發明的具體實施方式
的形成準SOI結構的方法的流程圖；圖3a 圖3g為本發明具體實施例的形成準SOI結構的方法的剖面結構示意圖；圖池為在準SOI結構上形成柵極結構的剖面結構示意圖。
具體實施例方式本發明具體實施方式
的形成準SOI結構的方法，提供包括第一半導體層、第一絕緣層、第二半導體層的襯底，也就是提供絕緣體上硅；在第一絕緣層和第二半導體層形成開口，暴露出第一半導體層；在開口的側壁形成預定高度的側墻、開口內形成預定高度的第一半導體材料；之后，在開口內形成第二半導體材料，覆蓋側墻和第一半導體材料，且第二半導體材料的表面與第二半導體層的表面相平。這樣開口側壁的預定高度的側墻和第一半導體層上的第一絕緣層就構成了 L型的隔離結構，之后，可以在第二半導體層和第二半導體材料上形成柵極結構，進行離子注入形成源區和漏區，與現有技術相比，形成工藝簡單。而且，在具體實施例中，形成L型的隔離結構后，形成柵極結構，以及源區和漏區， 其中源區和漏區與作為襯底使用的第二半導體層和第二半導體材料的材料相同，由于作為襯底使用的半導體材料均為單晶，因此源區和漏區也為單晶，這樣可以解決現有技術使用多晶硅作為源區和漏區而產生的影響器件性能的問題。為了使本領域的技術人員可以更好的理解本發明，下面結合附圖詳細說明本發明的具體實施方式
。圖2為本發明的具體實施方式
的形成準SOI結構的方法的流程圖，參2，本發明具體實施方式
的形成準SOI結構的方法包括步驟S21，提供襯底，所述襯底包括第一半導體層，位于所述第一半導體層上的第一絕緣層，位于所述第一絕緣層上的第二半導體層；步驟S22，圖形化所述第一絕緣層和所述第二半導體層，形成開口，暴露出所述第一半導體層；步驟S23，在所述開口的側壁形成預定高度的側墻，并在所述開口內形成所述預定高度的第一半導體材料；步驟S24，在所述開口內形成第二半導體材料，覆蓋所述側墻和所述第一半導體材料，且所述第二半導體材料的表面與所述第二半導體層的表面相平。圖3a 圖3g為本發明具體實施例的形成準SOI結構的方法的剖面結構示意圖， 為了使本領域技術人員可以更好的理解本發明具體實施方式
的形成準SOI結構的方法，下面結合具體實施例并結合參考圖2和圖3a 圖3g詳細說明本發明具體實施方式
的形成準 SOI結構的方法。結合參考圖2和圖3a，執行步驟S21，提供襯底30，所述襯底30包括第一半導體層31，位于所述第一半導體層31上的第一絕緣層32，位于所述第一絕緣層32上的第二半導體層33。本發明中，所述第一半導體層31的材料可以為單晶硅或單晶硅鍺，或者單晶摻碳硅；或者還可以包括其它的材料，例如砷化鎵等III-V族化合物。第二半導體層33的材料可以為單晶硅或單晶硅鍺，或者單晶摻碳硅；或者還可以包括其它的材料，例如砷化鎵等 III-V族化合物。本發明具體實施例中，所述第一半導體層31和所述第二半導體層33均選用單晶硅，晶面指數為(100)，(110)或者(111)。本發明中，第一絕緣層32的厚度為100 埃 2000埃，且本發明具體實施例中，第一絕緣層32為氧化硅。結合參考圖2和圖3c，執行步驟S22，圖形化所述第一絕緣層32和所述第二半導體層33，形成開口 35，暴露出所述第一半導體層31。本發明具體實施方式
中，形成圖形化所述第一絕緣層32和所述第二半導體層33，形成開口 35，暴露出所述第一半導體層31，具體為參考圖北，在所述第二半導體層33上形成圖形化的硬掩膜層34。參考圖3c，以所述圖形化的硬掩膜層34為掩膜，刻蝕所述第一絕緣層32和所述第二半導體層33，形成開口 35。 下面，詳細說明本發明具體實施例的形成開口 35的方法參考圖北，在所述第二半導體層33上形成硬掩膜層34，本發明具體實施例中，硬掩膜層34包括氧化硅層341和氮化硅層342，所述氧化硅層341位于所述第二半導體層 33上，所述氮化硅層342位于所述氧化硅層341上。其中，氧化硅層341作為氮化硅層342 與第二半導體層33之間的應力緩沖層。在其他實施例中，硬掩膜層也可以為單層結構。在硬掩膜層34上形成光刻膠層，即在氮化硅層342上形成光刻膠層，形成光刻膠層的方法可以為旋涂法、滴涂法或者刷涂法，本發明具體實施例中利用旋涂法形成光刻膠層。之后，對光刻膠層進行曝光、顯影，形成圖形化的光刻膠層，定義出開口的圖形；然后，利用以圖形化的光刻膠層為掩膜刻蝕硬掩膜層34，將圖形化的光刻膠層上的圖形轉移至硬掩膜層34，形成圖形化的硬掩膜層34。參考圖3c，以所述圖形化的硬掩膜層34為掩膜，刻蝕所述第一絕緣層32和所述第二半導體層33，形成開口 35。本發明具體實施例中，使用干法刻蝕所述第一絕緣層32和所述第二半導體層33，形成開口 35。結合參考圖2和圖3e，執行步驟S23，在所述開口 35的側壁形成預定高度的側墻 36，并在所述開口 35內形成所述預定高度的第一半導體材料37。本發明具體實施例中，預定高度為50nm 300nm。本發明具體實施例中，在所述開口 35的側壁形成預定高度的側墻 36，并在所述開口 35內形成所述預定高度的第一半導體材料37包括參考圖3d，形成第二絕緣層，覆蓋所述圖形化的硬掩膜層34的表面、所述開口 35的底部和側壁；回刻去除所述圖形化的硬掩膜層的表面和開口底部的第二絕緣層，在所述開口的側壁形成側墻36'。參考圖3e，在所述開口 35內形成預定高度的第一半導體材料37;去除未被所述第一半導體材料37覆蓋的第二絕緣層，形成預定高度的側墻36。具體為參考圖3d，形成第二絕緣層，覆蓋所述圖形化的硬掩膜層34的表面、所述開口 35 的底部和側壁。本發明具體實施例中，所述第二絕緣層的材料為氧化硅，形成氧化硅的方法為熱氧化或者等離子增強型化學氣相沉積。并且，在本發明具體實施例中，所述第二絕緣層的厚度為10埃 200埃?；乜倘コ鰣D形化的硬掩膜層34的表面和開口 35底部的第二絕緣層，在所述開口 35的側壁形成側墻36'，由于第二絕緣層的材料為氧化硅，則側墻 36'為對第二絕緣層回刻后形成的，因此側墻36'的材料也為氧化硅，且其厚度為10埃 200 埃。參考圖3e，在所述開口 35內形成預定高度的第一半導體材料37。本發明中，利用外延生長法在所述開口 35內形成預定高度的第一半導體材料37。且，本發明中，外延生長法選自快速熱化學氣相沉積、超高真空化學氣相沉積、分子束外延法。本發明具體實施例中，采用外延生長法中的垂直外延生長法生長第一半導體材料37，也就是說，沿垂直開口 35底部的方向生長第一半導體材料37。第一半導體材料37可以為單晶硅或單晶硅鍺，或者單晶摻碳硅；或者還可以包括其它的材料，例如砷化鎵等III-V族化合物。本發明具體實施例中，第一半導體材料37可以為單晶硅，利用快速熱化學氣相沉積方法在所述開口 35內形成預定高度的第一半導體材料37。形成預定高度的第一半導體材料37后，去除未被所述第一半導體材料37覆蓋的第二絕緣層，形成預定高度的側墻36，本發明具體實施例中，利用濕法刻蝕(例如氫氟酸)去除未被所述第一半導體材料37覆蓋的第二絕緣層；在去除未被所述第一半導體材料37覆蓋的第二絕緣層之前，首先需要將第二絕緣層之外的其他結構利用掩膜或者光刻膠進行保護。在本發明的其他實施例中，也可以利用干法刻蝕去除未被所述第一半導體材料37覆蓋的第二絕緣層。結合參考圖2和圖3f，執行步驟S24，在所述開口 35內形成第二半導體材料38， 覆蓋所述側墻36和所述第一半導體材料37，且所述第二半導體材料38的表面與所述第二半導體層33的表面相平。本發明中，利用外延生長法在所述開口 35內形成第二半導體材料38。且，本發明中，所述外延生長法選自快速熱化學氣相沉積、超高真空化學氣相沉積、 分子束外延法。本發明具體實施例中，采用外延生長法中的水平外延生長法生成第二半導體材料38。半導體材料38的生長方向沿水平方向，也就是沿第一半導體材料37的表面方向，半導體材料38在垂直水平方向的生長速度很慢，也就是垂直第一半導體材料的表面方向的生長速度很慢，水平方向和垂直水平方向的生長速度之比為1 0 1 0.2，在本發明具體實施例中，優選1 0 1 0.1。第二半導體材料38可以為單晶硅或單晶硅鍺，或者單晶摻碳硅；或者還可以包括其它的材料，例如砷化鎵等III-V族化合物。本發明具體實施例中，第二半導體材料38均選用單晶硅，利用快速熱化學氣相沉積方法在所述開口 35內形成預定高度的單晶硅第二半導體材料38。之后，參考圖3g，并結合參考圖3f，去除硬掩膜層，形成準SOI結構。本發明具體實施例中，利用濕法刻蝕去除硬掩膜層34，即利用濕法刻蝕去除氧化硅層341和氮化硅層 342。在本發明具體實施例中，形成圖3g所示的準SOI結構后，繼續在該結構形成柵極結構，參考圖3h，具體為在所述第二半導體層33和第二半導體材料38形成的表面上形成柵極結構，所述柵極結構包括柵極41、位于柵極41和所述第二半導體層33和第二半導體材料38形成的表面之間的柵介質層42以及位于所述柵極41和柵介質層42周圍的側墻 43 ；以所述柵極結構為掩膜，進行離子注入，在所述柵極結構兩側的襯底內形成源區和漏區 (圖中未示)。在本發明具體實施例中，形成源區、漏區后，可以進行退火工藝，退火工藝中的溫度小于600°C。完成以上的工藝步驟后，可以繼續形成接觸孔以及互連線。本發明雖然已以較佳實施例公開如上，但其并不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發明技術方案的保護范圍。
權利要求
1.一種形成準SOI結構的方法，其特征在于，包括提供襯底，所述襯底包括第一半導體層，位于所述第一半導體層上的第一絕緣層，位于所述絕緣層上的第二半導體層；圖形化所述第一絕緣層和所述第二半導體層，形成開口，暴露出所述第一半導體層； 在所述開口的側壁形成預定高度的側墻，并在所述開口內形成所述預定高度的第一半導體材料；在所述開口內形成第二半導體材料，覆蓋所述側墻和所述第一半導體材料，且所述第二半導體材料的表面與所述第二半導體層的表面相平。
2.如權利要求1所述的形成準SOI結構的方法，其特征在于，還包括在所述第二半導體材料和第二半導體層形成的表面上形成柵極結構，所述柵極結構包括柵極、位于柵極和所述第二半導體材料和第二半導體層形成的表面之間的柵介質層以及位于所述柵極和柵介質層周圍的側墻；以所述柵極結構為掩膜，進行離子注入，在所述柵極結構兩側的襯底內形成源區和漏區。
3.如權利要求1或2所述的形成準SOI結構的方法，其特征在于，所述圖形化所述第一絕緣層和所述第二半導體層，在所述襯底形成開口，暴露出所述第一半導體層包括在所述第二半導體層上形成圖形化的硬掩膜層；以所述圖形化的硬掩膜層為掩膜，刻蝕所述第一絕緣層和所述第一半導體層，形成開
4.如權利要求3所述的形成準SOI結構的方法，其特征在于，所述硬掩膜層包括氧化硅層和氮化硅層，所述氧化硅層位于所述第二半導體層上，所述氮化硅層位于所述氧化硅層上。
5.如權利要求3所述的形成準SOI結構的方法，其特征在于，在所述開口的側壁形成預定高度的側墻，并在所述開口內形成所述預定高度的第一半導體材料包括形成第二絕緣層，覆蓋所述圖形化的硬掩膜層的表面、所述開口的底部和側壁； 回刻去除所述圖形化的硬掩膜層的表面和開口底部的第二絕緣層，在所述開口的側壁形成側墻；在所述開口內形成預定高度的第一半導體材料；去除未被所述第一半導體材料覆蓋的第二絕緣層，形成預定高度的側墻。
6.如權利要求5所述的形成準SOI結構的方法，其特征在于，利用外延生長法在所述開口內形成預定高度的第一半導體材料。
7.如權利要求1所述的形成準SOI結構的方法，其特征在于，利用外延生長法在所述開口內形成第二半導體材料。
8.如權利要求6所述的形成準SOI結構的方法，其特征在于，所述外延生長法選自快速熱化學氣相沉積、超高真空化學氣相沉積、分子束外延法。
9.如權利要求7所述的形成準SOI結構的方法，其特征在于，所述外延生長法選自快速熱化學氣相沉積、超高真空化學氣相沉積、分子束外延法。
10.如權利要求5所述的形成準SOI結構的方法，其特征在于，所述第二絕緣層的材料為氧化硅。
11.如權利要求9所述的形成準SOI結構的方法，其特征在于，所述形成氧化硅的方法為熱氧化或者等離子增強型化學氣相沉積。
12.如權利要求5所述的形成準SOI結構的方法，其特征在于，所述第二絕緣層的厚度為10埃 200埃。
13.如權利要求10所述的形成準SOI結構的方法，其特征在于，所述第二絕緣層的厚度為10埃 200埃。
14.如權利要求1或2所述的形成準SOI結構的方法，其特征在于，所述第一絕緣層的厚度為100埃 2000埃。
15.如權利要求1或2所述的形成準SOI結構的方法，其特征在于，所述第一半導體層、 第二半導體層、第一半導體材料以及第二半導體材料選自單晶硅、單晶摻碳硅或者單晶鍺娃。
16.如權利要求15所述的形成準SOI結構的方法，其特征在于，所述第一半導體層和所述第二半導體層為單晶硅，所述單晶硅的晶面指數為(100)，(110)或者(111)。
17.如權利要求1或2所述的形成準SOI結構的方法，其特征在于，所述預定高度為 50nm 300nmo
全文摘要
一種形成準SOI結構的方法，包括提供襯底，所述襯底包括第一半導體層，位于所述第一半導體層上的第一絕緣層，位于所述絕緣層上的第二半導體層；圖形化所述第一絕緣層和所述第二半導體層，形成開口，暴露出所述第一半導體層；在所述開口的側壁形成預定高度的側墻，并在所述開口內形成所述預定高度的第一半導體材料；在所述開口內形成第二半導體材料，覆蓋所述側墻和所述第一半導體材料，且所述第二半導體材料的表面與所述第二半導體層的表面相平。與現有技術相比，本發明的形成準SOI結構的方法工藝簡單，容易實現。
文檔編號H01L21/762GK102487033SQ20101057311
公開日2012年6月6日 申請日期2010年12月3日 優先權日2010年12月3日
發明者盧炯平, 洪中山 申請人:中芯國際集成電路制造(北京)有限公司