專利名稱：化學機械平坦化方法和后金屬柵的制作方法
技術領域：
本發明涉及集成電路制造技術領域，特別涉及一種化學機械平坦化方法。
背景技術：
隨著對超大規模集成電路高集成度和高性能的需求逐漸增加，半導體技術向著45 納米甚至更小特征尺寸的技術節點發展。由于高K/金屬柵工藝在45納米技術節點上的成功應用，使該工藝成為30納米以下技術節點不可缺少的關鍵工藝模塊。目前，在45納米和 32納米芯片量產方面，只有堅持高K/后金屬柵(gate last)工藝的英特爾公司取得了成功，而近年來緊隨IBM產業聯盟的三星、臺積電、英飛凌等業界巨頭也將開發重點由高K/先金屬柵(gate first)工藝轉向gate last工藝。對于gate last工藝來說，其中化學機械平坦化(CMP)工藝的開發被業界認為最具挑戰性。在常規的gate last工藝中，需要采用CMP工藝將多晶硅柵(polygate)頂部的氧化硅隔離層和氮化硅隔離層磨掉，露出多晶硅柵的頂端后停止研磨，此步CMP工藝稱為打開多晶硅柵頂部的CMP JPPoly opening nitridepolish CMP，簡稱POP CMP ；而后去除多晶硅柵，在留下的溝槽內填充進不同的金屬層，再進行一步或多步金屬層的化學機械拋光， 此步CMP工藝即metal gate CMP，僅留下溝槽內的金屬，從而最終得到高K/金屬柵結構。圖1至圖2為現有的POP CMP工藝的示意圖，圖3至圖4為現有的metalgate CMP 工藝的示意圖。如圖1和圖2所示，基底10上形成有多晶硅柵11，多晶硅柵11依次被氮化硅隔離層12和氧化硅隔離層13覆蓋，其中POP CMP具體包括兩步CMP，第一步是氧化硅隔離層13的CMP，以露出多晶硅柵11頂部的氮化硅隔離層，第二步是氮化硅隔離層12的CMP， 以露出多晶硅柵11。上述兩步CMP對芯片內部研磨均勻性(within in die uniformity) 都有著很高的要求，其中，對氧化硅隔離層的CMP的研磨均勻性控制最為關鍵。然而問題在于，由于多晶硅柵11的密度較大，并且淀積氧化硅隔離層13前的基底表面存在柵高度的落差，約1000A至1800A，于是導致氧化硅隔離層13淀積后多晶硅柵11 的頂部與源漏區(圖中未示出)的氧化硅隔離層13的厚度落差h可達1000A至4000A，甚至更多。采用常規氧化硅CMP工藝通常無法有效消除這種較大的厚度落差，會隨研磨過程的進行，一直遺傳到氧化硅隔離層13的研磨工藝結束，如圖2所示，這種落差造成多晶硅柵 11之間剩余的氧化硅隔離層13中形成凹坑14，即使下一步氮化硅隔離層12的CMP也很難修復，并且由于材料選擇比的不同，還可能將這種氧化硅隔離層13的凹坑14進一步放大。 如圖3和圖4所示，氧化硅隔離層凹坑14內也填充有金屬材料，在后續的metal gate CMP 工藝中，直接會給該工藝造成巨大障礙，極大壓縮該工藝的調整空間，很容易造成柵間的金屬殘留，導致器件短路。
發明內容
本發明解決的問題是提供一種化學機械平坦化方法能夠避免改善CMP工藝對芯片內部研磨的均勻性，進而防止器件短路。
為解決上述問題，本發明提供一種化學機械平坦化方法，包括以下步驟提供具有柵極和柵極兩側的源漏區的基底，所述柵極和源漏區上覆蓋有隔離層， 其中所述隔離層包括位于柵極上方的凸起部和位于柵極之間基底表面上的凹陷部；對所述隔離層進行選擇性摻雜工藝，僅使得所述凸起部被摻雜；對摻雜后的基底進行CMP工藝，去除所述凸起部并使基底表面平坦化。對所述隔離層進行選擇性摻雜工藝具體包括在所述隔離層上形成具有凸起部圖案的掩膜層，以暴露所述凸起部；進行離子注入，使得所述凸起部被摻雜；去除所述掩膜層。優選的，所述掩膜層為光刻膠層。優選的，所述離子注入的過程中，離子注入的深度等于或小于所述凸起部與凹陷部的厚度落差。所述離子注入的能量范圍依據所述厚度落差確定。所述隔離層的材料包括氧化硅。可選的，所述離子注入的離子包括H、C、N、B、BF2、In、P、As和Sb中的至少一種。所述CMP工藝中的研磨液包括堿性Si02基研磨液或堿性Ce02基研磨液，研磨墊包括硬研磨墊或軟研磨墊。本發明提供一種后金屬柵的制造方法，包括提供具有偽柵和偽柵兩側的源漏區的基底，所述偽柵和源漏區上覆蓋有隔離層， 其中所述隔離層包括位于偽柵上方的凸起部和位于偽柵之間基底表面上的凹陷部；對所述隔離層進行選擇性摻雜工藝，僅使得所述凸起部被摻雜；進行第一 CMP工藝，去除所述凸起部直到露出偽柵頂部的第一隔離層；進行第二 CMP工藝，去除所述偽柵頂部的第一隔離層直到露出偽柵；去除所述偽柵從而留下柵溝槽；在所述柵溝槽內填充金屬；進行第三CMP工藝，去除柵溝槽外基底表面的多余金屬，形成金屬柵。與現有技術相比，上述技術方案具有以下優點通過對隔離層進行選擇性摻雜工藝，僅使得隔離層的凸起部被摻雜，由于隔離層的凸起部經摻雜后，其化學鍵及結晶狀態被破壞，因此會增強CMP工藝中研磨液對凸起部材料的化學腐蝕作用，大大提高CMP工藝過程對凸起部材料的移除速率，從而改善研磨過程的芯片內的均勻性，不會將隔離層的厚度落差遺傳給平坦化的基底表面，減少甚至消除柵極之間的隔離層凹坑。進而在后柵形成過程中，柵極之間的隔離層內不會有殘余金屬，能夠避免器件的短路缺陷。
通過附圖所示，本發明的上述及其它目的、特征和優勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示出本發明的主旨。
圖1至圖2為現有的POP CMP工藝的示意圖；圖3至圖4為現有的metal gate CMP工藝的示意圖；圖5為本發明實施例一中化學機械平坦化方法的流程圖；圖6至圖8為本發明實施例一中化學機械平坦化方法的示意圖；圖9至圖16為本實施例二中后金屬柵的制造方法的示意圖。
具體實施例方式為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節以便于充分理解本發明，但是本發明還可以采用其他不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施例的限制。其次，本發明結合示意圖進行詳細描述，在詳述本發明實施例時，為便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。
正如背景技術部分所述，目前45納米和32納米芯片量產應用的后金屬柵工藝中， 經常會出現器件短路的缺陷，發明人研究后發現，這種缺陷可能是由于metal gate CMP工藝過程柵間的金屬殘留導致的，而這種金屬殘留卻是由于POP CMP工藝過程不能消除氧化硅隔離層的厚度落差而引起的，可見，解決器件短路缺陷的關鍵是改善CMP工藝對芯片內部研磨的均勻性，特別是要避免研磨之后剩余氧化硅隔離層的凹坑。基于此，本發明的提供一種化學機械平坦化方法，包括提供具有柵極和柵極兩側的源漏區的基底，所述柵極和源漏區上覆蓋有隔離層，其中所述隔離層包括位于柵極上方的凸起部和位于柵極之間基底表面上的凹陷部；對所述隔離層進行選擇性摻雜工藝，僅使得所述凸起部被摻雜；對摻雜后的基底進行CMP工藝，去除所述凸起部并使基底表面平坦化。以下結合附圖詳細說明本發明所述化學機械平坦化方法的一個具體實施例。實施例一圖5為本實施例中化學機械平坦化方法的流程圖，圖6至圖8為本實施例中化學機械平坦化方法的示意圖。如圖所示，該方法包括步驟Sl 如圖6所示，提供具有柵極101和柵極101兩側的源漏區(圖中未示出) 的基底100，所述柵極101和源漏區上覆蓋有隔離層102，其中所述隔離層102包括位于柵極上方的凸起部10 和位于柵極101之間基底表面上的凹陷部102b。步驟S2 對所述隔離層102進行選擇性摻雜工藝，僅使得所述凸起部10 被摻雜；優選的，本實施例中，所述選擇性摻雜工藝為離子注入工藝，參考圖6，掩膜層103將所述隔離層102的凹陷部102b覆蓋，僅露出凸起部102a，圖中箭頭所示的注入離子對凸起部 102a進行摻雜。例如，所述掩膜層103為光刻膠層，形成隔離層102之后，對整個基底涂覆光刻膠， 選擇具有隔離層凸起部10 的圖案的掩模板(圖中未示出)，經過對準、曝光、顯影，從而形成具有凸起部圖案的掩膜層103，以暴露所述凸起部102a，將柵極101之間的凹陷部102b遮擋。根據凸起部10 與凹陷部102b的厚度落差H(見圖7)，選擇合適的離子注入條件，在光刻膠層103的遮擋下對凸起部10 進行離子注入處理，離子注入深度等于或小于所述厚度落差H，所述離子注入的能量范圍依據所述厚度落差確定。完成離子注入后，通過濕法腐蝕或干法腐蝕去除光刻膠層，并將基底100干燥；去膠的過程需要選擇合適的條件，不能對摻雜后的凸起部有破壞作用。步驟S3 參考圖7所示，對摻雜后的基底100進行CMP工藝，去除所述凸起部10 并使基底100表面平坦化，直到露出柵極101的頂部表面，最后得到如圖8所示的平坦基底。由于隔離層102的凸起部10 經摻雜后，其化學鍵及結晶狀態被破壞，因此會增強CMP工藝中研磨液對凸起部10 材料的化學腐蝕作用，大大提高CMP工藝過程對凸起部材料的移除速率，從而改善研磨過程的芯片內的均勻性，不會將隔離層10 的厚度落差遺傳給平坦化的基底表面，減少甚至消除柵極之間的隔離層凹坑。下面結合附圖詳細說明所述化學機械平坦化方法的一個具體實施例。實施例二本實施例以32納米技術典型的后金屬柵的制造方法為例，說明化學機械平坦化方法的另一實施方式，圖9至圖16為本實施例中后金屬柵的制造方法的示意圖。如圖9所示，提供基底200，所述基底200包括偽柵201、柵氧化層(圖中未示出) 和偽柵200兩側的源漏區(圖中未示出)，所述偽柵201和源漏區上依次覆蓋有第一隔離層 208和第二隔離層202。具體的，基底200可以為元素半導體或組成的體材料，例如單晶、多晶或非晶結構的硅或硅鍺，也可以為化合物半導體組成的體材料，例如碳化硅、銻化銦、碲化鉛、砷化銦、 磷化銦、砷化鎵或銻化鎵、合金半導體或其組合。所述基底200還可以包括掩埋氧化層和 SOI層，所述SOI層的材料可以為Si，Ge或III-V族化合物(如SiC、砷化鎵、砷化銦、磷化銦等)等材料。所述偽柵的材料為多晶硅，采用傳統的多晶硅柵工藝制作。所述柵氧化層的材料可以是氧化硅或氮氧化硅，氧化硅可以采用爐管氧化、快速熱退火氧化、原位水蒸氣氧化等工藝；對氧化硅執行氮化工藝即可形成氮氧化硅，氮化工藝可以是高溫爐管氮化、快速熱退火氮化或等離子氮化等。基底200內的源漏區例如采用離子注入工藝形成，根據器件類型采用不同的摻雜離子，η型摻雜離子例如為B或^，ρ型摻雜離子例如為P或As。本實施例中，所述第一隔離層208為氮化硅層，所述第二隔離層202為氧化硅層， 所述第一隔離層208和第二隔離層202可以為最終形成的柵極側墻的一部分。其中，氮化硅層208的厚度范圍約為10-30nm，氧化硅層的厚度范圍約為100-150nm。由于芯片中的器件密度較大，柵極之間的距離很小，基底200表面的第二隔離層 202受到柵極高度落差的影響而呈現出凹凸不平的結構，該第二隔離層202包括位于偽柵 201上方的凸起部20 和位于偽柵201之間基底表面上的凹陷部202b，凸起部20 的表面和凹陷部202b的表面存在落差H，這種凹凸不平的表面形貌將影響后續的金屬互連工藝， 必須進行平坦化。
如圖10所示，對所述第二隔離層202進行選擇性摻雜工藝，僅使得所述凸起部 20 被摻雜。具體的，本實施例在形成第二隔離層202之后，首先對整個基底200涂覆光刻膠， 采用具有第二隔離層的凸起部20 的圖案的掩模板(圖中未示出)，經過對準、曝光、顯影， 從而形成具有凸起部圖案的光刻膠層203，將所述凸起部10 露出，而將偽柵201之間的凹陷部202b遮擋。該光刻膠層203的厚度可以小于所述落差H，也可以大于所述落差H。接著，在所述光刻膠層203的遮擋下進行離子注入工藝，所述離子注入的過程中， 離子注入的深度等于或小于所述凸起部與凹陷部的厚度落差H，也就是說，該選擇性摻雜工藝僅使得凸起部20 全部或一部分被摻雜，而其低于凹陷部202b表面的部分仍然為本體材料。對特定類型的摻雜離子來說，通過控制離子注入的能量范圍可以控制注入的深度，而離子注入的能量可以依據所述厚度落差H來確定。例如，當所述厚度落差范圍為 1000A至3000A，則所述離子注入的能量范圍為IOKeV至150KeV。本實施例中，離子注入的雜質離子包括H、C、N、B、BF2、In、P、As和釙中的至少一種。所述離子注入的劑量范圍為IEHcm2至5E15cm_2。完成離子注入后，通過濕法腐蝕或干法腐蝕去除光刻膠層203，并將基底干燥；去膠的過程需要選擇合適的工藝條件，不能對摻雜后的凸起部20 有破壞作用。然后，如圖11和圖12所示，進行第一 CMP工藝，去除所述凸起部20 直到露出偽柵頂部的第一隔離層208，該第一 CMP工藝中的研磨液包括堿性Si02基研磨液或堿性Ce02 基研磨液，研磨墊包括硬研磨墊或軟研磨墊。由于第二隔離層202的凸起部20 經摻雜后，其化學鍵及結晶狀態被破壞，因此會增強研磨液對凸起部20 材料的化學腐蝕作用，大大提高CMP工藝過程對凸起部材料的移除速率，從而改善拋光過程的芯片內的均勻性，不會將隔離層20 的厚度落差遺傳給平坦化的基底表面，減少甚至消除柵極之間的隔離層凹坑。如圖13所示，進行第二 CMP工藝，去除所述偽柵201頂部的第一隔離層208直到露出偽柵頂部的表面。該CMP工藝采用對氮化硅選擇比較高的研磨液和研磨墊。上述第一和第二 CMP工藝稱為打開多晶硅柵頂部的CMP，即POP CMP。如圖14所示，去除所述偽柵201從而留下柵溝槽209 ；具體的，采用濕法或干法刻蝕去除偽柵201 (見圖12)，露出柵氧化層(圖中未示出)，從而在第一和第二隔離層內原來偽柵201占據的位置處形成柵溝槽209。如圖15所示，在所述柵溝槽209內填充金屬。具體的，先在柵溝槽209內淀積(圖中未示出)高k介質層，所述高k介質層的材料可以是 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La2O3> ZrO2, LaAlO 等。高 k 介質層113的厚度可以范圍約是1納米至3納米。該高k介質層與所述柵氧化層共同組成了柵極介質層。接著，形成有高k介質層的表面沉積金屬層207。沉積所述金屬層207之前還包括沉積用于調整功函數的薄金屬層(圖中未示出)， 對于N型器件，所述薄金屬層的材料可以使用iTaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax或·Τειχ。對于P型器件，調整功函數的薄金屬層材料可以使用MoNx，TiSiN, TiCN, TaAlC, TiAIN，或TaN ；而后統一淀積金屬層極材料為Al或TiAl的一種。
如圖16所示，進行第三CMP工藝，去除柵溝槽外基底表面的多余金屬，在柵溝槽 209內形成金屬柵206。該第三CMP工藝即為metal gate CMP工藝，由于在POP open CMP 工藝中改善了研磨過程的芯片內的均勻性，不會將第二隔離層的厚度落差遺傳給平坦化的基底表面，減少甚至消除了柵極之間的第二隔離層內的凹坑缺陷，因此在metal gate CMP 工藝中，柵極之間的第二隔離層202內不會有殘余金屬，避免了器件短路。以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制。雖然本發明已以較佳實施例披露如上，然而并非用以限定本發明。任何熟悉本領域的技術人員，在不脫離本發明技術方案范圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此， 凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發明技術方案保護的范圍內。
權利要求
1.一種化學機械平坦化方法，其特征在于，包括提供具有柵極和柵極兩側的源漏區的基底，所述柵極和源漏區上覆蓋有隔離層，其中所述隔離層包括位于柵極上方的凸起部和位于柵極之間基底表面上的凹陷部； 對所述隔離層進行選擇性摻雜工藝，僅使得所述凸起部被摻雜； 對摻雜后的基底進行CMP工藝，去除所述凸起部并使基底表面平坦化。
2.根據權利要求1所述的化學機械平坦化方法，其特征在于，對所述隔離層進行選擇性摻雜工藝具體包括在所述隔離層上形成具有凸起部圖案的掩膜層，以暴露所述凸起部； 進行離子注入，使得所述凸起部被摻雜； 去除所述掩膜層。
3.根據權利要求1所述的化學機械平坦化方法，其特征在于，所述掩膜層為光刻膠層。
4.根據權利要求1-3任一項所述的化學機械平坦化方法，其特征在于，所述離子注入的過程中，離子注入的深度等于或小于所述凸起部與凹陷部的厚度落差。
5.根據權利要求4所述的化學機械平坦化方法，其特征在于，所述離子注入的能量范圍依據所述厚度落差確定。
6.根據權利要求1-3所述的化學機械平坦化方法，其特征在于，所述隔離層的材料包括氧化硅。
7.根據權利要求1-3所述的化學機械平坦化方法，其特征在于，所述離子注入的離子包括H、C、N、B、BF2、In、P、As和Sb中的至少一種。
8.根據權利要求1所述的化學機械平坦化方法，其特征在于，所述CMP工藝中的研磨液包括堿性Si02基研磨液或堿性Ce02基研磨液，研磨墊包括硬研磨墊或軟研磨墊。
9.一種后金屬柵的制作方法，其特征在于，包括提供具有偽柵和偽柵兩側的源漏區的基底，所述偽柵和源漏區上覆蓋有隔離層，其中所述隔離層包括位于偽柵上方的凸起部和位于偽柵之間基底表面上的凹陷部； 對所述隔離層進行選擇性摻雜工藝，僅使得所述凸起部被摻雜； 進行第一 CMP工藝，去除所述凸起部直到露出偽柵頂部的第一隔離層； 進行第二 CMP工藝，去除所述偽柵頂部的第一隔離層直到露出偽柵； 去除所述偽柵從而留下柵溝槽； 在所述柵溝槽內填充金屬；進行第三CMP工藝，去除柵溝槽外基底表面的多余金屬，形成金屬柵。
全文摘要
本發明提供一種化學機械平坦化方法和后金屬柵的制作方法，所述化學機械平坦化的方法包括提供具有柵極和柵極兩側的源漏區的基底，柵極和源漏區上覆蓋有隔離層，隔離層包括位于柵極上方的凸起部和位于柵極之間基底表面上的凹陷部；對隔離層進行選擇性摻雜工藝，僅使得凸起部被摻雜；對摻雜后的基底進行CMP工藝，去除凸起部并使基底表面平坦化。所述方法通過對隔離層進行選擇性摻雜工藝，僅使得隔離層的凸起部被摻雜，會增強CMP工藝中研磨液對凸起部材料的化學腐蝕作用，提高CMP工藝過程對凸起部材料的移除速率，從而改善研磨過程的芯片內的均勻性，進而在后柵形成過程中，柵極之間的隔離層內不會有殘余金屬，能夠避免器件的短路缺陷。
文檔編號H01L21/265GK102479701SQ201010567260
公開日2012年5月30日 申請日期2010年11月30日 優先權日2010年11月30日
發明者劉金彪, 楊濤, 賀曉彬, 趙超, 陳大鵬 申請人:中國科學院微電子研究所