集成電路元件、半導(dǎo)體元件以及半導(dǎo)體工藝的制作方法

專利名稱：集成電路元件、半導(dǎo)體元件以及半導(dǎo)體工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及堆疊式集成電路(stacked integrated circuit)，且特別涉及應(yīng)用在 三維堆疊技術(shù)(three-dimensional stacking technology)的硅穿孔結(jié)構(gòu)及其制作方法。
背景技術(shù)：
三維的晶片對晶片、芯片對晶片、或是芯片對芯片的垂直堆疊技術(shù)的目標(biāo)是垂直 堆疊多層有源元件，例如處理器(processor)、可編程元件(programmable device)以及 存儲器元件，以縮短平均導(dǎo)線長度(average wire length)，進(jìn)而減少內(nèi)連線的RC延遲 (RC delay)以及增加系統(tǒng)效能。在單一晶片上或是在芯片對晶片的垂直堆疊結(jié)構(gòu)中的三 維內(nèi)連線所面臨的主要挑戰(zhàn)是穿硅導(dǎo)孔(through-silicon via, TSV)，其提供高阻抗信號 (high impedance signal) 一信號路徑，以使其自晶片的一側(cè)橫越晶片而到達(dá)晶片的另一 側(cè)。穿硅導(dǎo)孔通常填滿導(dǎo)電材料且完全貫穿層狀結(jié)構(gòu)以接觸并連接接合層的其他的穿硅導(dǎo) 孔以及導(dǎo)體。一般而言，因為銅的電阻低于大部分常用的金屬的電阻且具有較高的載流量 (current carrying capacity)，因此，銅已成為作為穿硅導(dǎo)孔金屬化的金屬選項。這些特 性對于在高度集成化且高元件速度的情況下提高電流密度是相當(dāng)重要的。再者，銅的導(dǎo)熱 性佳且純度高。制作穿硅導(dǎo)孔是用于三維堆疊技術(shù)的其中一種主要技術(shù)。因此，業(yè)界致力于 形成無孔洞的結(jié)構(gòu)(void-free feature)。以前會以銅電鍍工藝填滿具有高深寬比(aspect ratio)的穿硅導(dǎo)孔(深寬比大于3 1)，然后進(jìn)行移除材料的工藝(例如化學(xué)機(jī)械研磨工 藝)，以平坦化并從晶片的頂面移除額外的金屬或是過度沉積層(overburden)，且僅留下 在穿硅導(dǎo)孔中的導(dǎo)電材料。沉積在晶片的頂面或是晶片表面的場區(qū)(field region)上的 某些過度沉積層將使化學(xué)機(jī)械研磨工藝的時間拉長。再者，銅電鍍工藝常會制作出導(dǎo)電插 塞(conductive plug)具有缺陷(例如孔洞或是裂縫)的穿硅導(dǎo)孔。在制作電子元件的過 程中，孔洞或是裂縫可能會導(dǎo)致一連串的問題。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)中的缺陷，本發(fā)明一實施例提供一種集成電路元件，包括一半導(dǎo) 體基板，具有一正面與一背面，且一集成電路組件形成于正面上；一層間介電層，形成于半 導(dǎo)體基板的正面上；一接觸插塞，形成于層間介電層中并電性連接集成電路組件；以及一 導(dǎo)孔結(jié)構(gòu)，形成于層間介電層中并延伸穿過半導(dǎo)體基板，其中導(dǎo)孔結(jié)構(gòu)包括一金屬層、圍繞 金屬層的一金屬籽晶層、圍繞金屬籽晶層的一阻障層、以及位于金屬層與金屬籽晶層之間 的一阻擋層，阻擋層包括鎂、鐵、鈷、鎳、鈦、鉻、鉭、鎢或鎘的至少其中之一。本發(fā)明一實施例提供一種半導(dǎo)體元件，包括一半導(dǎo)體基板，具有一正面與一背面， 且一集成電路組件形成于正面上；一層間介電層，形成于半導(dǎo)體基板的正面上；一接觸插 塞，形成于層間介電層中并電性連接集成電路組件；以及一導(dǎo)孔結(jié)構(gòu)，形成于層間介電層中 并延伸穿過半導(dǎo)體基板，其中導(dǎo)孔結(jié)構(gòu)包括一銅層、圍繞銅層的一銅籽晶層、圍繞銅籽晶層 的一阻障層、以及位于銅層與銅籽晶層之間的一錳層，導(dǎo)孔結(jié)構(gòu)包括一暴露于半導(dǎo)體基板的背面的端部。本發(fā)明一實施例提供一種半導(dǎo)體工藝，包括提供一半導(dǎo)體基板，其具有一正面與 一背面；形成一由半導(dǎo)體基板的正面延伸入至少部分半導(dǎo)體基板中的開口，其中開口的深 寬比大于；于開口中形成一金屬籽晶層，其中金屬籽晶層包括相鄰于開口的側(cè)壁的一側(cè)壁 部分以及相鄰于開口的底部的一底部部分；于至少部分的金屬籽晶層的側(cè)壁部分上形成一 阻擋層；以及于阻擋層與金屬籽晶層上鍍一金屬層，以填滿開口，其中阻擋層包括鎂、鐵、 鈷、鎳、鈦、鉻、鉭、鎢或鎘的至少其中之一。本發(fā)明可大幅減少鍍銅以及后續(xù)的研磨工藝所耗費的時間，進(jìn)而減少三維堆疊的 集成電路的制作成本。


圖1至圖7示出本發(fā)明一實施例的穿硅導(dǎo)孔工藝的剖面圖。圖8至圖10示出本發(fā)明一實施例的使用穿硅導(dǎo)孔結(jié)構(gòu)的三維堆疊工藝的剖面圖。其中，附圖標(biāo)記說明如下10 -基板、半導(dǎo)體基板；
IOa 正面；
IOb 背面；
10” 薄化基板；
10b，’ 背面；
12 〃介電層、層間介電層；
14 -接觸插塞；
16 〃硬掩模層；
18 -開口、穿硅導(dǎo)孔開口 ；
18a 側(cè)壁；
18b 底部；
20 〃保護(hù)層；
22 〃阻障層；
24 -金屬籽晶層、銅籽晶層
24a 側(cè)壁部分；
24b 底部、底部部分；
24c 表面部分；
26 〃阻擋層；
26a 電鍍液；
32 -金屬層；
34 -穿硅導(dǎo)孔結(jié)構(gòu)；
34b 底端；
36 -金屬間介電層；
38 〃接合接點；
40 -背側(cè)介電層；
4
42 接墊；44 外部接點；46 連接元件100 晶片；200 集成電路組件；300 外部芯片、外部晶片。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配 合附圖，作詳細(xì)說明如下。下述多個實施例將提供金屬化工藝以填滿高深寬比的開口以及使用前述工藝所 制作出的結(jié)構(gòu)?！吧顚挶取币辉~描述形成于材料層中的任一開口的高度對寬度的比例。在本 說明書中，“高深寬比”一詞是指開口的高度對寬度的比值大于5。金屬化工藝的多個實施 例亦可用于形成穿硅導(dǎo)孔結(jié)構(gòu)。在本說明書中，“穿硅導(dǎo)孔”一詞是指一填滿導(dǎo)電材料且貫 穿至少部分的半導(dǎo)體基板或是含硅基板的開口。多個實施例是用銅金屬化工藝形成穿硅導(dǎo) 孔，并且使用銅電鍍技術(shù)來填滿高深寬比的開口以避免產(chǎn)生裂縫或是孔洞缺陷。在本說明 書中，銅包括銅元素以及實質(zhì)上表現(xiàn)出銅的電性的銅基合金(Cu-based alloy)?，F(xiàn)在將詳細(xì)描述本發(fā)明的多個實施例，且將伴隨著圖式介紹這些實施例。在本說 明書中，用于圖式與描述中的相同元件符號指相同或是相似的元件。在圖式中，為了清楚與 方便表示起見，可能會夸大實施例中的形狀與厚度。本描述將特別針對形成本發(fā)明的裝置 的部分的元素?？梢粤私獾氖?，并未被特別顯示或是描述的這些元素可以本領(lǐng)域技術(shù)人員 所知的多種形式呈現(xiàn)。再者，當(dāng)描述一膜層是位于另一膜層或是一基板“上”時，可以是指 該膜層直接位于另一膜層或是基板上，或者是指該膜層與另一膜層或是基板之間夾有中介 膜層。在此，圖1至圖7示出本發(fā)明一實施例的穿硅導(dǎo)孔工藝的剖面圖，且圖8至圖10 示出本發(fā)明一實施例的使用穿硅導(dǎo)孔結(jié)構(gòu)的三維堆疊工藝的剖面圖。請參照圖1，其示出一晶片100的剖面圖，晶片100包括一半導(dǎo)體基板10、一 由半導(dǎo)體基板10加工而成的集成電路組件200、一位于半導(dǎo)體基板10上的層間介電 層(inter-layer dielectric, ILD) 12以及一形成于層間介電層12中且與集成電路組 件200電性連接的接觸插塞(contact plug) 14。詳細(xì)而言，基板10為一般的硅，舉例來 說，基板10為一具有或沒有外延層的硅基板，或是一含有內(nèi)埋絕緣層的硅覆絕緣型基底 (silicon-on-insulator substrate)?；?0具有一正面IOa (例如電路側(cè))以及一背 面10b(例如無電路側(cè))。形成于基板10的正面IOa之內(nèi)及/或之上的集成電路組件200 可包括多種獨立的電路元件，例如晶體管、二極管、電阻、電容、電感、以及可以集成電路制 造領(lǐng)域中常見的工藝所制得的其他有源與無源半導(dǎo)體元件。將層間介電層12形成于基板 10上，以隔離集成電路組件200與后續(xù)形成的內(nèi)連線結(jié)構(gòu)。層間介電層12可為一單層或 是一多層結(jié)構(gòu)。層間介電層12可為一摻雜了或是未摻雜硅氧化物的含硅氧化物層，且可 以熱化學(xué)氣相沉積工藝或是高密度等離子體(high-density plasma, HDP)工藝形成，層間 介電層12例如為未摻雜的硅酸鹽玻璃(undoped silicate glass，USG)、摻雜磷的硅酸鹽玻璃(phosphorous doped silicate glass,PSG)或是硼憐娃玻璃(borophosphosiIicate glass, BPSG)?；蛘呤?，層間介電層12可以是由摻雜的或是P型摻雜的旋涂式玻璃 (Spin-on-glaSS，S0G)、摻磷四乙烯正硅酸(PTEOS)、或是摻硼磷四乙烯正硅酸(BPTEOS)所 構(gòu)成。在進(jìn)行了干式蝕刻工藝之后，于層間介電層12中形成一接觸孔，并在接觸孔中沉積 導(dǎo)電材料層，以填滿接觸孔并形成一接觸插塞14。接觸插塞14可包括鎢、含鎢合金、銅、含 銅合金或前述的組合。請參照圖2，在基板10中形成一高深寬比(大于5)的開口 18。在一形成穿硅導(dǎo)孔 結(jié)構(gòu)的實施例中，開口 18為一穿硅導(dǎo)孔開口，且可于穿硅導(dǎo)孔開口中進(jìn)行金屬化工藝。為 了定義出穿硅導(dǎo)孔開口 18，可在層間介電層12上形成一硬掩模層(hard mask layer) 16, 之后，在硬掩模層16上形成一圖案化光致抗蝕劑層。硬掩模層16可為氮化硅層、氮氧化硅 層或其相似物。以曝光、烘烤、顯影及/或其他本領(lǐng)域所知的光刻工藝來圖案化光致抗蝕 劑層(未示出)以形成一暴露出硬掩模層16的開口。然后，以圖案化光致抗蝕劑層為掩 模(以濕式或干式蝕刻工藝)蝕刻暴露出的硬掩模層16以形成一開口。利用硬掩模層16 以及圖案化光致抗蝕劑層為掩模，進(jìn)行蝕刻工藝以蝕刻外露的基板10，從而形成具有側(cè)壁 18a與底部18b的穿硅導(dǎo)孔開口 18。穿硅導(dǎo)孔開口 18貫穿至少部分的半導(dǎo)體基板10。穿 硅導(dǎo)孔開口 18可以是以任何適合的蝕刻方法所蝕刻而成的，例如包括等離子體蝕刻、化學(xué) 濕式蝕刻、激光鉆孔、及/或其他本領(lǐng)域所知的制作方法。在一實施例中，蝕刻工藝包括深 式反應(yīng)離子蝕刻(de印reactive ion etching,RIE)工藝以蝕刻半導(dǎo)體基板10?？蛇M(jìn)行蝕 刻工藝，以由正面IOa蝕刻出穿硅導(dǎo)孔開口 18，其蝕刻深度約達(dá)數(shù)十微米至數(shù)百微米且未 貫穿背面10b。蝕刻工藝可形成一具有垂直的側(cè)壁輪廓或是傾斜的側(cè)壁輪廓的開口。在一 實施例中，穿硅導(dǎo)孔開口 18的深度約為20 100微米且其直徑約為1. 5 10微米。穿硅 導(dǎo)孔開口 18具有高深寬比，其約介于5與10之間。在某些實施例中，穿硅導(dǎo)孔開口 18的 深寬比大于10。在圖3中，在前述結(jié)構(gòu)上共形地沉積一保護(hù)層(passivation layer) 20,以覆蓋硬 掩模層16以及穿硅導(dǎo)孔開口 18的側(cè)壁18a與底部18b，以避免任何導(dǎo)電材料進(jìn)入晶片100 的電路的任一有源部分中。保護(hù)層20可以是由氧化硅、四乙烯正硅酸氧化物、氮化硅、前述 的組合或其相似物所構(gòu)成的。可利用多種技術(shù)，包括熱氧化法(thermal oxidation)、低壓 化學(xué)氣相沉禾只(low-pressure chemical vapor deposition, LPCVD)、大氣壓化學(xué)氣相沉禾只 (atmospheric-pressure chemical vapor deposition, APCVD)、等離子體輔助化學(xué)氣相沉 積(plasma-enhanced chemical vapor deposition, PECVD)以及將來研發(fā)出的沉積方法， 中的任一技術(shù)來進(jìn)行沉積工藝。舉例來說，可利用使用四乙烯正硅酸以及臭氧(O3)的低壓 化學(xué)氣相沉積工藝或等離子體輔助化學(xué)氣相沉積工藝來形成四乙烯正硅酸氧化物薄膜。在圖4中，在保護(hù)層20上形成一阻障層22，其與穿硅導(dǎo)孔開口 18共形。阻 障層22是作為一防止金屬擴(kuò)散的擴(kuò)散阻障層以及作為一金屬與介電層之間的粘著 層。通?？捎媚突鸾饘佟⒛突鸾饘俚?metal-nitrides)、耐火金屬-硅-氮化物 (metal-silicon-nitrides)以及前述的組合來構(gòu)成阻障層22。舉例來說，可使用氮化鉭 (TaN)、鉭(Ta)、鈦(Ti)、氮化鈦(TiN)、氮硅化鈦(TiSiN)、氮化鎢(WN)或前述的組合。在 一實施例中，阻障層22包括氮化鉭層以及鉭層。在另一實施例中，阻障層22為氮化鈦層。 在另一實施例中，阻障層22為鈦層。然后，在阻障層22上形成一金屬籽晶層(metal seedlayer)M。在一實施例中，金屬籽晶層為一銅籽晶層對，其可以物理氣相沉積的方式形成 的。形成銅籽晶層M的其他方法，例如為本領(lǐng)域所知的化學(xué)氣相沉積。請參照圖5，在金屬籽晶層M的一部分上形成一阻擋層(block layerUe。阻擋 層沈為一金屬層或是一合金層，其包括鎂、鐵、鈷、鎳、鈦、鉻、鉭、鎢、鎘、或前述的組合，且 其可以電鍍工藝或是物理氣相沉積工藝形成。舉例來說，阻擋層沈可為錳層、含錳層、或是 錳基層(例如是由錳所構(gòu)成的)、或是其他適合的成分。阻擋層26的厚度可以是小于10埃 (Angstrom)。在一實施例中，沉積一銅籽晶層M，以形成相鄰于穿硅導(dǎo)孔開口 18的側(cè)壁18a 的多個側(cè)壁部分Ma、相鄰于穿硅導(dǎo)孔開口 18的底部18b的一底部部分Mb以及位于穿硅 導(dǎo)孔開口 18外的一表面部分Mc。在表面部分Mc以及至少部分的側(cè)壁部分2 上形成阻 擋層26。通過控制操作條件，可選擇性地將阻擋層沈形成在金屬籽晶層M的側(cè)壁部分2 及/或表面部分2 上，而不形成在金屬籽晶層M的底部部分24b上。圖5A示出使用電 鍍工藝形成一阻擋層26的實施例，其翻覆晶片100以使基板10的正面IOa朝向下并位于電 鍍液(electroplating bath) 26a中，從而將空氣滯留在底部部分Mb。第5B圖示出使用電 鍍工藝形成一阻擋層26的另一實施例，其電鍍液^^中不含添加劑以使場沉積速度(field deposition rate)遠(yuǎn)高于底部沉積速度(bottom deposition rate)。當(dāng)沉積阻擋層洸時， 電解質(zhì)可流入導(dǎo)孔底部，但薄金屬籽晶層的位于導(dǎo)孔底部的部分具有較高的電阻。通過控 制操作條件，可使阻擋層26不形成在底部24b上。圖5C示出使用物理氣相沉積法形成一 阻擋層沈的另一實施例，其使等離子體具有30°的傾斜角(tilted pitch-angle)，以使阻 擋層26不形成在底部24b上。請參照圖6，將晶片100傳送到一鍍膜機(jī)臺(例如電化學(xué)電鍍的機(jī)臺， electrochemical plating (ECP) tool)，并且通過進(jìn)行鍍膜工藝以于晶片100上鍍一金屬層 32從而填滿穿硅導(dǎo)孔開口 18。雖然在此是描述電化學(xué)電鍍工藝，但本實施例并不限于以 電化學(xué)電鍍工藝來沉積金屬。金屬層32可包括低電阻的導(dǎo)體材料，其可選自于包括，但不 限于，銅及銅基合金的多種導(dǎo)電材料所組成的群組?；蛘呤牵饘賹涌砂ǘ喾N材料，例如 鎢、鋁、金、銀及其相似物。在一實施例中，金屬層32為一形成于銅籽晶層M上的含銅層， 且阻擋層沈位于金屬層32與銅籽晶層M之間。由于阻擋層沈形成在側(cè)壁部分2 上而 不形成在底部部分24b上，因此，銅電鍍工藝可加快沉積速度并從(穿硅導(dǎo)孔開口 18的) 底部向上填滿穿硅導(dǎo)孔開口 18，以形成一無孔洞的金屬化結(jié)構(gòu)(void-free metallization structure)。上述內(nèi)容提供了一個可靠且高產(chǎn)量的方法以填滿高深寬比的開口。因此，可 大幅減少鍍銅以及后續(xù)的研磨工藝所耗費的時間，進(jìn)而減少三維堆疊的集成電路的制作成 本。接著，如圖7所示，通過蝕刻、化學(xué)機(jī)械研磨或是類似的方法移除金屬層32、阻擋 層沈、金屬籽晶層24、阻障層22、保護(hù)層20及/或硬掩模層16的位于穿硅導(dǎo)孔開口 18外 的多余部分，以形成金屬-場開口的上表面，其實質(zhì)上共平面于介電層12的上表面?，F(xiàn)在， 晶片100包括一穿硅導(dǎo)孔結(jié)構(gòu)34，穿硅導(dǎo)孔結(jié)構(gòu)34形成于層間介電層12中并延伸入部分 的基板10中。穿硅導(dǎo)孔結(jié)構(gòu)34包括金屬層32、圍繞金屬層32的金屬籽晶層24、圍繞金屬 籽晶層M的阻障層22、圍繞阻障層22的保護(hù)層20以及位于部分的金屬籽晶層M與金屬 層32之間的阻擋層26。然后，如圖8所示，以后段工藝(baCk-end-Of-line，BE0L)內(nèi)連線技術(shù)在晶片100上制作一內(nèi)連線結(jié)構(gòu)，其包括多層內(nèi)連線層、多層重分布層(redistribution layer)、多層 金屬間介電層(inter-metal dielectric layer, IMD layer) 36以及多個接合接點38。在 一實施例中，在一金屬間介電層中形成一第一層內(nèi)連線層以分別電性連接接觸插塞14以 及穿硅導(dǎo)孔結(jié)構(gòu)34，之后，在第一層內(nèi)連線層上制作其他層的內(nèi)連線層以及金屬間介電層， 且為清楚與方便說明起見，在圖8中省略示出其他層的內(nèi)連線層以及金屬間介電層。在一 頂層內(nèi)連線層以及一頂層金屬間介電層上形成多個接合接點38。以銅基導(dǎo)電材料形成內(nèi)連 線層以及接合接點38。銅基導(dǎo)電材料包括實質(zhì)上純的元素銅、含有無可避免的雜質(zhì)的銅、以 及含有少量元素的銅合金，前述少量元素例如為鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉬、鎂、鋁 或是鋯。銅的后段內(nèi)連線工藝可使用標(biāo)準(zhǔn)的鑲嵌工藝(damascene process) 0之后，請參照圖9，對晶片100進(jìn)行晶片薄化工藝(wafer thinning process)以及 背側(cè)金屬化工藝(backside metallization process)。在一實施例中，將晶片100貼附到一 載體(carrier)上，然后，加工基板10的背面IOb以使基板10具有要求的最終厚度，以暴露 出穿硅導(dǎo)孔結(jié)構(gòu)34的底端34b。可例如以研磨(grinding)、蝕刻及/或拋光(polishing) 的方式形成薄化基板10”，其可視半導(dǎo)體封裝的使用目的而具有適當(dāng)?shù)暮穸?。薄化基?0” 的厚度可約為5微米至180微米。在一實施例中，在晶片薄化之后，穿硅導(dǎo)孔結(jié)構(gòu)34的底部 34b暴露于及/或突出于薄化基板10”的背面10b”。將包括電連接結(jié)構(gòu)及/或其他的結(jié)構(gòu) 的背側(cè)金屬化結(jié)構(gòu)形成于薄化基板10”的背面10b”上，背側(cè)金屬化結(jié)構(gòu)包括背側(cè)介電層40 以及用以連接外部的芯片或是晶片的接墊42。在圖10中，將一外部的芯片或晶片300接合 到晶片100上，其中接合方法包括常用的方法，例如氧化物對氧化物接合(oxide-to-oxide bonding)、氧化物對娃接合(oxide-to-silicon bonding)、銅對銅接合(copper-to-copper bonding)、銅對輝料接合(copper-to-solder bonding)、粘著接合(adhesive bonding)或 前述的組合。在一實施例中，個別的半導(dǎo)體芯片的外部接點44可分別形成在薄化基板10” 的背面10b”上的接墊42上，以接合至電子端(electrical terminal) 0外部接點44可為 焊料凸塊、含銅凸塊或是前述的組合?？商峁┒鄠€連接元件46，以將外部芯片300接合至晶 片100上而形成一芯片對晶片的堆疊結(jié)構(gòu)(dies-to-wafer stack)。連接元件可以是焊料 凸塊、含銅凸塊或是前述的組合。在切割工藝(dicing)之后，使堆疊的芯片或是多個芯片 經(jīng)由例如各向異性的導(dǎo)電連接膜而安裝在集成電路卡(IC card)上。本發(fā)明雖以較佳實施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何所屬技 術(shù)領(lǐng)域中的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動與潤飾，因此本 發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路元件，包括一半導(dǎo)體基板，具有一正面與一背面，且一集成電路組件形成于該正面上； 一層間介電層，形成于該半導(dǎo)體基板的該正面上； 一接觸插塞，形成于該層間介電層中并電性連接該集成電路組件；以及 一導(dǎo)孔結(jié)構(gòu)，形成于該層間介電層中并延伸穿過該半導(dǎo)體基板，其中該導(dǎo)孔結(jié)構(gòu)包括 一金屬層、圍繞該金屬層的一金屬籽晶層、圍繞該金屬籽晶層的一阻障層、以及位于該金屬 層與該金屬籽晶層之間的一阻擋層，該阻擋層包括鎂、鐵、鈷、鎳、鈦、鉻、鉭、鎢或鎘的至少 其中之一。
2.如權(quán)利要求1所述的集成電路元件，其中該金屬籽晶層包括一底部部分，該底部部 分相鄰于該半導(dǎo)體基板的該背面，且該金屬籽晶層的該底部部分并未覆蓋有該阻擋層。
3.如權(quán)利要求1所述的集成電路元件，其中該金屬層包括銅，且該金屬籽晶層包括銅， 其中該阻障層包括氮化鉭、鉭、氮化鈦或鈦的至少其中之一。
4.如權(quán)利要求1所述的集成電路元件，其中該導(dǎo)孔結(jié)構(gòu)還包括一圍繞該阻障層的保護(hù)層。
5.如權(quán)利要求1所述的集成電路元件，其中該導(dǎo)孔結(jié)構(gòu)包括一暴露于該半導(dǎo)體基板的 該背面的端部。
6.如權(quán)利要求1所述的集成電路元件，還包括一半導(dǎo)體組件，堆疊于該半導(dǎo)體基板的該背面上，并電性連接該導(dǎo)孔結(jié)構(gòu)。
7.一種半導(dǎo)體工藝，包括提供一半導(dǎo)體基板，其具有一正面與一背面；形成一由該半導(dǎo)體基板的該正面延伸入至少部分該半導(dǎo)體基板中的開口，其中該開口 的深寬比大于5;于該開口中形成一金屬籽晶層，其中該金屬籽晶層包括相鄰于該開口的側(cè)壁的一側(cè)壁 部分以及相鄰于該開口的底部的一底部部分；于至少部分的該金屬籽晶層的該側(cè)壁部分上形成一阻擋層；以及 于該阻擋層與該金屬籽晶層上鍍一金屬層，以填滿該開口，其中該阻擋層包括鎂、鐵、 鈷、鎳、鈦、鉻、鉭、鎢或鎘的至少其中之一。
8.如權(quán)利要求7所述的半導(dǎo)體工藝，其中該阻擋層并未形成在該金屬籽晶層的該底部 部分上。
9.如權(quán)利要求7所述的半導(dǎo)體工藝，還包括在形成該金屬籽晶層之前，形成一共形地覆蓋該開口的阻障層。
10.如權(quán)利要求9所述的半導(dǎo)體工藝，還包括在形成該阻障層之前，形成一共形地覆蓋該開口的保護(hù)層。
11.如權(quán)利要求7所述的半導(dǎo)體工藝，還包括于該半導(dǎo)體基板的該背面上進(jìn)行一薄化工藝以暴露出該金屬層。
全文摘要
本發(fā)明一實施例提供一種集成電路元件，包括一半導(dǎo)體基板，具有一正面與一背面，且一集成電路組件形成于正面上；一層間介電層，形成于半導(dǎo)體基板的正面上；一接觸插塞，形成于層間介電層中并電性連接集成電路組件；以及一導(dǎo)孔結(jié)構(gòu)，形成于層間介電層中并延伸穿過半導(dǎo)體基板，其中導(dǎo)孔結(jié)構(gòu)包括一金屬層、圍繞金屬層的一金屬籽晶層、圍繞金屬籽晶層的一阻障層、以及位于金屬層與金屬籽晶層之間的一阻擋層，阻擋層包括鎂、鐵、鈷、鎳、鈦、鉻、鉭、鎢或鎘的至少其中之一。本發(fā)明可大幅減少鍍銅以及后續(xù)的研磨工藝所耗費的時間，進(jìn)而減少三維堆疊的集成電路的制作成本。
文檔編號H01L21/768GK102074545SQ201010543649
公開日2011年5月25日 申請日期2010年11月9日 優(yōu)先權(quán)日2009年11月9日
發(fā)明者吳文進(jìn), 林詠淇, 眭曉林 申請人:臺灣積體電路制造股份有限公司