晶體管及其制造方法

專利名稱：晶體管及其制造方法
技術領域：
本發明涉及半導體器件制造領域，尤其涉及晶體管及其制造方法。
背景技術：
通常，集成電路包含形成在襯底上的NMOS (η型金屬-氧化物-半導體)晶體管和 PMOS (ρ型金屬-氧化物-半導體)晶體管的組合。集成電路的性能與其所包含的晶體管的性能有直接關系。因此，希望提高晶體管的驅動電流以增強其性能。美國專利申請No. 2010010381068105Α公開了一種晶體管，在該晶體管的溝道區與源/漏區之間形成位錯，這種位錯產生拉應力，該拉應力提高了溝道中的電子遷移率，由此晶體管的驅動電流得以增加。圖lh-c示出了這種位錯的形成。在圖1 中，對已經形成了柵極電介質2和柵極3的半導體襯底1進行硅注入，從而形成非晶區域，如圖中陰影部分所示。在圖12b中，對該半導體襯底1進行退火，使得非晶區域再結晶，在再結晶過程中，水平方向和豎直方向上的兩個不同的晶體生長前端相遇，如圖中箭頭所示，從而形成了圖12c 所示的位錯。然而，當在漏區形成位錯時，由于漏區與襯底之間的電壓差，結漏電流(junction leakage)會增加。

發明內容
本發明的目的是提供一種晶體管以及一種晶體管的制造方法。本發明的制造晶體管的方法包括如下步驟在形成了柵極的半導體襯底上形成掩膜層，所述掩膜層覆蓋所述柵極以及所述半導體襯底；圖形化該掩膜層，使得僅源區的至少一部分暴露；對所述源區的暴露部分進行第一離子注入步驟；以及對所述半導體襯底進行退火以在源區的暴露部分形成位錯。本發明的晶體管包括半導體襯底；形成在所述半導體襯底上的柵極電介質；形成在所述柵極電介質上的柵極；位于所述半導體襯底中、且分別在所述柵極兩側的源區和漏區，其中僅所述源區包含至少一個位錯。根據本發明，由于僅在源區中形成一個或多個位錯，在可能增加溝道區的電子遷移率的同時，減少結漏電流增加的可能性。本發明的其它方面和優點將在以下結合附圖更詳細地描述。


圖1示出了根據本發明第一實施方式的晶體管的示意圖。圖加-c是根據本發明的第一實施方式制造晶體管的方法步驟的示意3示出了根據本發明的第二實施方式的晶體管的示意圖。圖如-b示出了根據本發明的第二實施方式的晶體管的制造方法的步驟之一的示意圖。圖fe-b示出根據本發明的第二實施方式的變型的晶體管制造步驟的示意圖。圖6示出了根據本發明的第三實施方式的晶體管的示意圖。圖7示出了根據本發明的第三實施方式的晶體管的制造方法的步驟之一的示意圖。圖8示出了根據本發明的第四實施方式的一個例子的晶體管的制造方法的步驟之一的示意圖。圖9示出了根據本發明的第四實施方式的一個例子的晶體管的示意圖。圖10示出了根據本發明的第四實施方式的另一個例子的晶體管的制造方法的步驟之一的示意圖。圖11示出了根據本發明的第四實施方式的另一個例子的晶體管的示意圖。圖Ih-C示出了現有技術中位錯的形成。
具體實施例方式以下結合附圖描述本發明的優選實施例。附圖是示意性的并未按比例繪制，且只是為了說明本發明的實施例而并不意圖限制本發明的保護范圍。貫穿附圖相同的附圖標記表示相同或相似的部件。為了使本發明的技術方案更加清楚，本領域熟知的工藝步驟及器件結構在此省略。<第一實施方式>圖1示出了根據本發明第一實施方式的晶體管的示意圖。如圖1所示，晶體管100 包括半導體襯底102、形成在所述半導體襯底102上的柵極電介質104、形成在所述柵極電介質104上的柵極106、在所述半導體襯底102中且分別位于柵極106兩側的源區108和漏區110、以及溝道區112，所述溝道區112位于源區108和漏區110之間且在柵極電介質104 下方。在圖1所示的晶體管100中，所述源區108包含毗鄰所述溝道區112的位錯101。所述位錯對溝道區112施加拉應力(如圖中箭頭所示)，這種拉應力使得溝道區的電子遷移率增加。此外，晶體管100還包括形成在柵極電介質104和柵極106側面的側墻以及源極和漏極接觸等，由于這些結構對于本領域技術人員而言是熟知的，因此并未在附圖中示出以及詳細描述。接下來，參照圖加-c描述根據第一實施方式的晶體管的制造方法。如圖加所示，在形成了柵極電介質104和柵極106的半導體襯底102上形成掩膜層114，使得掩膜層114覆蓋所述柵極106以及半導體襯底102。該掩膜層114可以由光刻膠形成，或者是由諸如氧化硅和/或氮化硅的電介質材料形成的硬掩膜層。盡管在圖1中示出所述掩膜層114形成為覆蓋柵極106，但是本發明不限于此，掩膜層114也可以形成為與柵極106齊平或者低于柵極106。
接下來，如圖2b所示，圖形化掩膜層114，使得僅源區108暴露。再接下來，如圖 2c所示，對源區108進行第一離子注入步驟，以形成非晶區，如圖2c中陰影部分所示，該第一離子注入步驟的注入深度為第一深度dl。在圖2c所示的步驟之后除去掩膜層114并且執行退火，使得非晶區再結晶。在再結晶過程中，不同的晶體生長前端相遇，從而在所述源區108中形成位錯101，由此得到如圖1中所示的器件。當然，在掩膜層114是硬掩膜層的情況下，也可以在進行退火之后再除去掩膜層114。根據本實施例，由于僅在源區中形成位錯，在可能增加溝道區的電子遷移率的同時，利于減少結漏電流增加的可能性。<第二實施方式>圖3示出了根據本發明的第二實施方式的晶體管的示意圖。圖3所示晶體管200 與圖ι所示晶體管100的區別在于，在所述源區108中沿與所述襯底102表面平行的方向上包括兩個位錯。盡管圖3中示出所述位錯不相交，但所述位錯也可以是相交的。制造晶體管200的方法與制造晶體管100的方法相似。首先在形成了柵極電介質104和柵極106的半導體襯底102上形成掩膜層114，使得掩膜層114覆蓋所述柵極106 以及半導體襯底102，該步驟與上述第一實施例中的圖加所示的步驟相同，因此，在此未示出。接下來，圖形化掩膜層114，使得僅源區108的一部分暴露，如圖如所示。優選靠近柵極的部分暴露以便在后續步驟中所形成的位錯更靠近溝道區。再接下來，如圖4b所示，對所述源區108的暴露部分進行離子注入，從而在所述源區中形成了非晶區，如圖4b中陰影部分所示。最后，除去掩膜層114并對圖4b中形成的結構進行退火，從而在源區108中形成兩個位錯，由此得到圖3中所示的器件。當然，在掩膜層114是硬掩膜層的情況下，也可以在進行退火之后再除去掩膜層114。盡管圖3中示出了兩個位錯，但是本發明不限于此，位錯的數量可以是三個或更多。而且，本領域技術人員可以理解，根據本發明的原理，在形成包含三個或更多位錯的器件時，在圖形化掩膜層114的步驟中，使得源區108的多個部分暴露，該多個暴露部分中相鄰的暴露部分之間掩膜層114未被除去，并且優選使得靠近柵極的源區108的部分暴露。作為一個非限制性的例子，圖fe示出了源區108的兩個部分暴露，圖恥示出了由圖fe的方法步驟所得到的晶體管的源區108包含三個位錯。根據本實施方式，由于在源區中形成了更多的位錯，更進一步增強了作用于溝道區的拉應力，相應地，溝道區的電子遷移率進一步增加也成為可能，同時由于漏區110中未形成位錯，因此利于減少結漏電流增加的可能性。<第三實施方式>圖6示出了根據本發明的第三實施方式的晶體管的示意圖。圖6所示晶體管300 與圖1所示晶體管100的區別在于，所述源區108包括毗鄰溝道區112、在垂直于半導體襯底102的表面的方向上排列的一組兩個位錯。相應地，與第一實施方式中制造晶體管100的方法相比較，本實施方式中制造晶體管300的方法還包括，在進行根據第一實施方式的方法的退火步驟之后，對所述源區108 執行第二離子注入步驟，以形成非晶區，該第二離子注入的深度d2小于上述第一深度dl， 如圖7所示。在該第二離子注入步驟之后再次進行退火，從而得到圖6所示的器件。可以通過調節離子注入能量和劑量來控制離子注入深度。在此實施例中，優選所述掩膜層114為硬掩膜層，使得在第一離子注入步驟之后進行退火時不必除去掩膜層114。雖然圖6示出了源區108包含一組兩個位錯。但是本發明不限于此，源區108可以包括毗鄰溝道區112、在垂直于半導體襯底102的表面的方向上排列的一組不止兩個位錯。相應地，通過執行更多個注入深度不同的離子注入步驟來形成所述更多的位錯，其中在后離子注入步驟的注入深度小于先前離子注入步驟的注入深度。根據本實施方式，可以在源區108中根據需要毗鄰溝道區形成更多數目的位錯， 更進一步增強了作用于溝道區的拉應力，相應地，溝道區的電子遷移率進一步增加也成為可能。同時由于漏區110中未形成位錯，利于減少結漏電流增加的可能性。〈第四實施方式〉第四實施方式是第二實施方式和第三實施方式的組合。本實施方式中的晶體管制造方法可以選擇在所述離子注入步驟中的一個或多個之前，在所述漏區110上形成掩膜層 114使其完全被掩膜層114覆蓋，而在所述源區108上選擇性地形成掩膜層114以覆蓋其一部分或至少兩個部分，在后一種情況下中，相鄰的被覆蓋部分之間的源區108的部分暴露。 在一個優選實施例中至少使得源區108毗鄰所述柵極106的部分暴露。選擇性地形成掩膜層例如可以通過本領域熟知的光刻工藝實現。在所述離子注入步驟中的多個之前選擇性地形成掩膜層的情況下，每一次所形成的掩膜層的圖案可以相同或不同。在一個優選方案中，所述掩膜層由諸如氧化硅和/或氮化硅的電介質材料形成，這樣在掩膜層圖案相同時的退火過程中無需除去掩膜層，從而僅需執行一次選擇性地形成掩膜層的步驟，就可以在平行于襯底表面的方向上形成多個位錯的同時，通過多次注入-退火步驟在垂直于襯底表面的方向上形成多個位錯。作為一個非限制性的例子，在第二實施方式中形成了圖3所示的器件結構之后進行第二離子注入步驟，得到如圖8所示的結構，該第二離子注入步驟的注入深度d2’小于第一注入深度dl。在該第二離子注入步驟之后進行退火，從而得到圖9所示的晶體管400a。 優選在該例子中使用硬掩膜層作為掩膜層114，使得在為形成圖3所示的器件結構執行的退火步驟中無需除去掩膜層114，從而在進行第二離子注入步驟時仍保留所述掩膜層114。作為另一個非限制性的例子，除了執行第三實施方式中的方法步驟之外，還在執行第二離子注入步驟之前，形成掩膜層114，使得源區108的一部分被掩模層114覆蓋，而漏區110完全被掩膜層114覆蓋。圖10示出了在形成該掩膜層114后進行第二離子注入步驟后所得到的結構，其中源區108被掩膜層114覆蓋的部分未被注入離子。對圖10的結構進行退火，從而得到圖11所示的晶體管400b。掩膜層114可以根據需要在退火之前或之后除去。由此，本實施方式中的晶體管在源區還含有至少另一個位錯，該至少另一個位錯相比于第三實施方式中形成的位錯更遠離所述溝道區。將平行于襯底表面的方向規定為晶體管的橫向，將垂直于襯底表面的方向規定為晶體管的縱向。相比于第一、第二、第三實施方式，該第四實施方式可以在源區中、在晶體管的縱向上以及橫向上都得到更多的位錯，從而使得作用于溝道區的拉應力(并且因此溝道區的電子遷移率)更進一步增加成為可能。同時，由于僅在源區中形成位錯，在可能增加溝道區的電子遷移率的同時，利于減少結漏電流增加的可能性。上述第一至四實施方式中的晶體管可以是NMOS晶體管。
上述第一至四實施方式所述的晶體管制造方法中，所述半導體襯底可以包括NMOS 器件區和PMOS器件區，其中僅在NMOS器件區執行根據本發明的晶體管制造方法。上述第一至四實施方式中晶體管還可以包括位于所述源區108上方的半導體層 (未示出)，該半導體層例如是Si、碳化硅、硅鍺或者鍺層，該半導體層使得所述位錯不暴露于自由表面。以防止由于錯位暴露于自由表面而可能導致的拉應力減小。在上述第一至四實施方式中，離子注入步驟中注入的離子例如可以是硅、鍺、磷、 硼或砷中的一種或其組合。 在上述第一至四實施方式中，退火溫度可以大于400 V，優選為500-900 V，退火時間可以為數秒至數分鐘。在上述第一至四實施方式所描述的方法步驟之后，可以執行本領域熟知的側墻形成以及源極/漏極接觸的形成等步驟，以形成完整的器件。盡管在上面的描述中，在形成位錯之后再進行形成源和漏的摻雜工藝，然而，本發明不限于此，可以在任何適當的階段形成所述位錯，例如，可以在進行形成源和漏的摻雜之后形成所述位錯。此外，上文所描述的半導體襯底可以是Si襯底、SiGe襯底、SiC襯底、或III-V半導體襯底(例如，GaAs、GaN等等)。柵極電介質可以使用Si02、Hf02、HfSi0、HfSi0N、HfTa0、 HfTiO, HfZr0,Al203> La2O3> ZrO2, LaAlO中的一種或其組合，柵極的材料可以選自Poly-Si、 Ti、Co、Ni、Al、W，上述金屬的合金或者金屬硅化物。以上通過示例性實施例描述了本發明的晶體管及制造晶體管的方法，然而，這并不意圖限制本發明的保護范圍。本領域技術人員可以想到的上述實施例的任何修改或變型都落入由所附權利要求限定的本發明的范圍內。
權利要求
1.一種晶體管的制造方法，該方法包括如下步驟在形成了柵極的半導體襯底上形成掩膜層，所述掩膜層覆蓋所述柵極以及所述半導體襯底；圖形化該掩膜層，使得僅源區的至少一部分暴露；對所述源區的暴露部分進行第一離子注入步驟；以及對所述半導體襯底進行退火以在源區的暴露部分形成位錯。
2.根據權利要求1的方法，其中圖形化掩膜層使得僅源區的至少一部分暴露包括使得至少毗鄰所述柵極的所述源區的一部分暴露。
3.根據權利要求1的方法，其中圖形化掩膜層使得僅源區的至少一部分暴露包括使得所述源區具有至少兩個暴露部分，相鄰的暴露部分之間的掩膜層未被除去。
4.根據權利要求1所述的方法，其中在所述退火步驟之后，進行至少一次另外的離子注入步驟，該至少一次另外的離子注入步驟的注入深度小于所述第一離子注入步驟的注入深度，并且執行多次另外的離子注入步驟的情況下，在后的離子注入步驟的注入深度小于在前的離子注入步驟的注入深度；在該至少一次另外的離子注入步驟中的每一次之后進行退火，以在所述源區中形成位T曰ο
5.根據權利要求4的方法，其中在所述至少一次另外的離子注入步驟中的一個或多個之前，可以在源區上方選擇性地形成掩膜層，使得所述源區的一部分或多個部分被覆蓋，所述多個部分中相鄰的部分之間未被所述掩膜層覆蓋，使得僅對所述源區的未被掩膜層覆蓋的區域執行離子注入。
6.根據權利要求1-5之一所述的方法，所述半導體襯底包括NMOS器件區和PMOS器件區，其中僅在NMOS器件區內執行該方法。
7.根據權利要求1-5之一所述的方法，其中所述位錯對位于所述源區和漏區之間的溝道區施加拉應力，使得溝道區的電子遷移率增加。
8.根據權利要求1-5之一所述的方法，進一步包括在所述源區上方形成半導體層，以使得所述位錯不暴露于自由表面。
9.根據權利要求1-5之一所述的方法，其中所述半導體襯底是Si襯底、SiGe襯底、SiC 襯底、GaAs襯底或GaN襯底。
10.一種晶體管，包括半導體襯底；形成在所述半導體襯底上的柵極電介質；形成在所述柵極電介質上的柵極；位于所述半導體襯底中、且分別在所述柵極兩側的源區和漏區，其中僅所述源區包含至少一個位錯。
11.根據權利要求10所述的晶體管，所述源區包括毗鄰溝道區、在垂直于所述半導體襯底的表面的方向上排列的第一組位錯，該第一組位錯包含至少兩個位錯。
12.根據權利要求11所述的晶體管，其中所述源區還含有至少另一個位錯，該至少另一個位錯相比于所述第一組位錯更遠離所述溝道區。
13.根據權利要求11所述的晶體管，其中所述源區還含有在垂直于所述半導體襯底的表面的方向上排列的至少另一組位錯，該至少另一組位錯包含至少兩個位錯，且相比于所述第一組位錯更遠離所述溝道區。
14.根據權利要求10所述的晶體管，其中所述源區包含在平行于襯底表面的方向上排列的多個位錯。
15.根據權利要求10-14中任一項所述的晶體管，其中所述位錯對位于源區和漏區之間的溝道區施加拉應力，使得所述溝道區的電子遷移率增加。
16.根據權利要求10-14中任一項所述的晶體管，其中所述晶體管為NMOS晶體管。
全文摘要
本發明涉及晶體管及其制造方法。本發明的晶體管包括半導體襯底；形成在所述半導體襯底上的柵極電介質；形成在所述柵極電介質上的柵極；位于所述半導體襯底中、且分別在所述柵極兩側的源區和漏區，其中僅所述源區包含至少一個位錯。本發明的晶體管制造方法包括在形成了柵極的半導體襯底上形成掩膜層，所述掩膜層覆蓋所述柵極以及所述半導體襯底；圖形化該掩膜層，使得僅源區的至少一部分暴露；對所述源區的暴露部分進行第一離子注入步驟；以及對所述半導體襯底進行退火以在源區的暴露部分形成位錯。
文檔編號H01L29/32GK102468165SQ20101053206
公開日2012年5月23日 申請日期2010年10月29日 優先權日2010年10月29日
發明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學院微電子研究所