專利名稱：應力隔離溝槽半導體器件的形成方法
技術領域：
本發明涉及半導體制造領域，特別涉及一種應力隔離溝槽半導體器件的形成方法。
背景技術：
在互補金屬氧化物半導體(complementary metal-oxide semiconductor, CMOS) 的制備過程中，經常采用淺溝槽隔離(shallow trench isolation，STI)工藝將相鄰的NMOS 晶體管和PMOS晶體管隔離。如美國專利US7，436，030中所述，隨著半導體尺寸的不斷縮小，STI已經成為CMOS 器件的一種優選的電學隔離方法。這是因為STI應力可以引起溝道區域的應變，從而可以改善半導體器件的整體性能。然而，本領域技術人員已知的是，對于CMOS晶體管，STI應力在改善一種類型的器件，例如NMOS晶體管的性能時，同時會降低另一種類型的器件，例如 PMOS晶體管的性能。例如，張應力STI可以通過增加電子的遷移率而改善NMOS晶體管的驅動電流，然而同時也會減小載流子的遷移率，從而減小相鄰的PMOS的驅動電流。因此，需要一種新的STI工藝，來解決傳統的STI工藝的這些問題，從而在MOS晶體管中充分利用STI提供的應力。
發明內容
本發明解決的問題是解決傳統應力STI工藝只能提供單一類型的MOS晶體管的驅動電流的問題，同時在MOS晶體管中充分利用STI提供的應力。為解決上述問題，本發明提供了一種應力隔離溝槽半導體器件的形成方法，包括提供硅基底；在所述硅基底上形成至少兩條相平行的第一溝槽，在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層；在所述硅基底上形成至少兩條相平行的第二溝槽，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直，在所述第二溝槽中形成第二介質層；在形成所述第一溝槽之后，在相鄰的第一溝槽之間的硅基底中形成柵堆疊，所述柵堆疊下方的溝道長度的方向平行于所述第一溝槽的延伸方向，其中，所述硅基底的晶面指數為{100}，所述第一溝槽的延伸方向沿晶向<110>。可選的，所述第二介質層為低應力介質層。可選的，所述張應力介質層的張應力為至少lGPa。可選的，所述低應力介質層的應力不超過180Mpa。可選的，所述張應力介質層為張應力的氮化硅層、氧化硅層或二者的疊層結構。可選的，所述低應力介質層為低應力的氮化硅層、氧化硅層或二者的疊層結構。可選的，在形成所述第一溝槽和第二溝槽之后形成所述柵堆疊。
可選的，在形成所述第一溝槽之后、形成所述第二溝槽之前形成所述柵堆疊。可選的，所述半導體器件為NMOS晶體管和/或PMOS晶體管。當{100}硅片上的MOS晶體管溝道方向為<110>方向時，對于MOS晶體管，在溝道寬度方向，張應力既可以增強NMOS晶體管的性能，又可以增強PMOS晶體管的性能。與之相對地，在溝道長度方向，PMOS晶體管和NMOS晶體管的優選應力類型是不同的。換句話說， 在溝道長度方向，PMOS晶體管優選壓應力，NMOS晶體管優選張應力。與現有技術相比，本發明的技術方案有如下優點本技術方案在平行于MOS晶體管的溝道長度的方向的第一溝槽中填充有張應力介質層，也即在溝道寬度方向上，所述張應力介質層位于MOS晶體管的兩側，從而利用溝槽隔離結構在MOS晶體管的溝道寬度方向提供張應力，有利于提高MOS晶體管的響應速度，改善器件性能。而且本技術方案既可以適用于PMOS晶體管，又可以適用于NMOS晶體管，能夠提高整個COMS工藝電路的性能。進一步的，在45nm工藝節點及其以下的半導體制造工藝中，為了簡化柵極光刻， 所有的柵極的延伸方向都是一致的，即MOS晶體管都具有一致的溝道長度和溝道寬度的方向，因此本技術方案可以廣泛應用于45nm工藝節點及其以下的半導體制造工藝中，在各個 MOS晶體管的溝道寬度方向都提供張應力，改善器件性能。由此可見，本發明的結構和方法既充分利用應力STI，又可以同時改善PMOS和NMOS晶體管的性能，操作簡單，工業可應用性強。特別地，根據本發明的應力隔離溝槽半導體器件的形成方法，可以分別獨立地形成溝道寬度方向的溝槽和溝道長度方向的溝槽，這有利于在這兩個方向分別采用不同的材料對溝槽進行填充，操作工藝靈活方便。
圖1是本發明應力隔離溝槽半導體器件的形成方法實施例的流程示意圖；圖2和圖3是本發明應力隔離溝槽半導體器件的形成方法第一實施例的中間結構的剖面圖；圖如至圖8c是本發明應力隔離溝槽半導體器件的形成方法第一實施例的各中間結構的俯視圖和對應的剖面圖；圖9a至圖Ilc是本發明應力隔離溝槽半導體器件的形成方法第二實施例的各中間結構的俯視圖和對應的剖面圖；圖12是本發明應力隔離溝槽半導體器件的形成方法實施例形成的半導體器件的俯視圖。
具體實施例方式現有技術中的應力STI工藝只能用于改善單一類型的晶體管的性能，而不能同時改善CMOS晶體管中所包括的兩種類型的晶體管(即PMOS和NMOS晶體管)的性能，這使得傳統應力STI工藝的應用受到局限。本技術方案在平行于MOS晶體管的溝道長度的方向的第一溝槽中填充有張應力介質層，也即在溝道寬度方向上，所述張應力介質層位于MOS晶體管的相對兩側，從而利用
4溝槽隔離結構在MOS晶體管的溝道寬度方向提供張應力，有利于提高MOS晶體管的響應速度，改善器件性能。而且本技術方案既可以適用于PMOS晶體管，又可以適用于NMOS晶體管， 能夠提高整個COMS工藝電路的性能。特別地，根據本發明的應力隔離溝槽半導體器件的形成方法，可以分別獨立地形成溝道寬度方向的溝槽和溝道長度方向的溝槽，這有利于在這兩個方向分別采用不同的材料對溝槽進行填充。為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。在以下描述中闡述了具體細節以便于充分理解本發明。但是本發明能夠以多種不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣。因此本發明不受下面公開的具體實施方式
的限制。圖1示出了本發明實施例的應力隔離溝槽半導體器件的形成方法的流程示意圖， 如圖1所示，包括步驟Sll，提供硅基底；步驟S12，在所述硅基底上形成至少兩條相平行的第一溝槽，在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層；步驟S13，在所述硅基底上形成至少兩條相平行的第二溝槽，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直，在所述第二溝槽中形成第二介質層；步驟S14，在形成所述第一溝槽之后，在相鄰的第一溝槽之間的硅基底中形成柵堆疊，所述柵堆疊下方的溝道長度的方向平行于所述第一溝槽的延伸方向，其中，所述硅基底的晶面指數為{100}，所述第一溝槽的延伸方向沿晶向<110>。下面結合圖1和圖2至圖8c對本發明的應力隔離溝槽半導體器件的形成方法的第一實施例進行詳細說明。結合圖1和圖2，執行步驟S11，提供硅基底。具體的，如圖2所示，提供硅基底10， 所述硅基底10的晶面指數優選為{100}，即硅基底10的晶面指數屬于{100}族。作為非限制性的例子，本實施例中所述硅基底10的晶面指數為(100)。結合圖1和圖3、圖如至圖5c，執行步驟S12，在所述硅基底上形成至少兩條相平行的第一溝槽，在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層。首先參考圖3，在所述硅基底10上形成襯墊層11和硬掩膜層12，圖3為該步驟對應的剖面圖。所述襯墊層11的材料例如可以為氧化硅，硬掩膜層12的材料例如可以為氮化硅，其中，硬掩膜層12例如可以用作后續刻蝕工藝的硬掩膜。參考圖如至圖如，其中，圖如為俯視圖，圖4b為圖如沿a-a，方向的剖視圖，圖如為圖如沿13-13’方向的剖視圖。在所述硅基底10上形成相平行的第一溝槽13，形成方法具體包括在所述硬掩膜層12上形成光刻膠層(圖中未示出)并圖形化，定義出第一溝槽 13的圖形；以所述圖形化后的光刻膠層為掩膜，對所述襯墊層11和硬掩膜層12進行刻蝕， 并去除所述光刻膠層，去除光刻膠層的方法可以是灰化(Ashing)等；以刻蝕之后的硬掩膜層12為掩膜，對所述硅基底10進行刻蝕，形成第一溝槽13。當然，在其他實施例中，也可以不形成所述襯墊層11和硬掩膜層12，而是直接對所述硅基底10進行光刻和刻蝕，以形成所述第一溝槽13。
所述第一溝槽13的延伸方向沿晶向<110>，即沿晶向族<110>的方向。作為非限制性的例子，本實施例中具體為沿晶向[110]方向延伸。參考圖fe至圖5c，其中，圖fe為俯視圖，圖恥為圖fe沿a-a，方向的剖視圖，圖 5c為圖如沿13-13’方向的剖視圖。形成張應力介質層15 (例如通過沉積)并對其進行平坦化，使其表面與所述硬掩膜層12的表面齊平，使得所述張應力層15填充所述第一溝槽。所述平坦化的方法可以是化學機械拋光(CMP)。在其他實施例中，若之前并未形成所述襯墊層 11和硬掩膜層12，則平坦化至與所述硅基底10的表面齊平。所述張應力介質層15為張應力的氮化硅層、氧化硅層或是氮化硅層和氧化硅層的疊層結構，其形成方法可以是等離子體增強型化學氣相沉積(PECVD)等。可以采用現有技術中常用的調節形成過程中的工藝參數，來實現對張應力介質層15的應力的類型和大小的調節。優選地，所述張應力介質層的張應力為至少lGPa。結合圖1和圖6a至圖7c，執行步驟S13，在所述硅基底上形成至少兩條相平行的第二溝槽，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直，在所述第二溝槽中形成第二介質層。參考圖6a至圖6c，其中，圖6a為俯視圖，圖6b為圖6a沿a-a，方向的剖視圖，圖 6c為圖6a沿b-b ’方向的剖視圖。在所述硅基底10上形成相平行的第二溝槽14的圖形，形成方法具體包括在所述硬掩膜層12上形成光刻膠層(圖中未示出)并圖形化，定義出第二溝槽14 ；以所述圖形化后的光刻膠層為掩膜，對所述襯墊層11和硬掩膜層12進行刻蝕， 并去除所述光刻膠層，去除光刻膠層的方法可以是灰化等；以刻蝕之后的硬掩膜層12為掩膜，對所述硅基底10進行刻蝕，形成第二溝槽14。當然，在其他實施例中，若未形成所述襯墊層11和硬掩膜層12，則可以直接對所述硅基底10進行光刻和刻蝕，以形成所述第二溝槽 14。所述第二溝槽14的延伸方向與所述第一溝槽的延伸方向垂直。參考圖7a至圖7c，其中，圖7a為俯視圖，圖7b為圖7a沿a-a’方向的剖視圖，圖 7c為圖7a沿b-b’方向的剖視圖。形成第二介質層16，本實施例中具體為低應力介質層 16 (例如通過沉積)并對其進行平坦化，使其表面與所述硬掩膜層12的表面齊平，使得所述低應力層16填充所述第二溝槽，所述平坦化的方法可以是化學機械拋光。在其他實施例中，若之前并未形成所述襯墊層11和硬掩膜層12，則平坦化至與所述硅基底10的表面齊平。所述低應力介質層16可以為低應力的氮化硅層、氧化硅層或是氮化硅層和氧化硅層的疊層結構，其形成方法可以是等離子體增強型化學氣相沉積等。本領域技術人員應該理解的是，所述低應力是指低應力介質層16的應力低于某一閾值，可以采用現有技術中常用的調節形成過程中的工藝參數，來實現對低應力介質層16的應力大小的調節。優選地，所述低應力介質層的應力不超過180Mpa。結合圖1和圖至圖8c，執行步驟S14，在形成所述第一溝槽之后，在相鄰的第一溝槽之間的硅基底中形成柵堆疊，所述柵堆疊下方的溝道長度的方向平行于所述第一溝槽的延伸方向。所述柵堆疊為一 MOS晶體管的柵堆疊，所述溝道長度指的是所述柵堆疊對應的MOS晶體管的溝道長度，下文中將進行詳細說明。參考圖至圖8c，圖8a為俯視圖，圖8b為圖8a沿a-a，方向的剖視圖，圖8c為圖8a沿b-b’方向的剖視圖。在所述第一溝槽和第二溝槽包圍的硅基底10中形成MOS晶體管，其形成過程例如可以包括去除所述硅基底10表面的襯墊層和硬掩膜層；在所述第一溝槽和第二溝槽包圍的硅基底10上形成柵堆疊17，所述柵堆疊17包括柵介質層17a和柵電極17b，此外，所述柵堆疊17還可以包括位于柵介質層17a和柵電極17b的側壁上的側墻(spacer)(圖中未示出)，所述柵堆疊17的延伸方向平行于所述第二溝槽的延伸方向； 以所述柵堆疊17為掩膜，對所述第一溝槽和第二溝槽包圍的硅基底10進行離子注入，在所述柵堆疊17兩側的硅基底10內分別形成源區18和漏區19，所述離子注入的離子類型由 MOS晶體管的類型決定，對于PMOS晶體管為P型離子，如硼離子，對于NMOS晶體管為N型離子，如磷離子。由源區18至漏區19的方向為溝道長度的方向，該方向平行于所述第一溝槽的延伸方向；所述柵堆疊17的延伸方向為溝道寬度的方向，該方向平行于所述第二溝槽的延伸方向。上述實施例形成的半導體器件中，第一溝槽中填充有張應力介質層15，第二溝槽中填充有低應力介質層16，從而利用隔離溝槽在MOS晶體管的溝道寬度方向選擇性的形成張應力，提高器件的響應速度，改善器件性能，而且本實施例的技術方案能夠同時適用于 PMOS晶體管和NMOS晶體管。本領域技術人員可以理解的是，根據需要，在形成第一溝槽之后，可以在任何時候進行形成第二溝槽的步驟。例如，可以在形成柵極之后、或者在進行離子注入之后，或者在任何其他常規工藝之后，或者在形成MOS管之后，進行第二溝槽的形成步驟。圖9a至圖Ilc為本發明第二實施例的應力隔離溝槽半導體器件形成方法的中間結構對應的俯視圖和剖面圖。與上述第一實施例相比，本實施例將步驟S13和步驟S14的次序對調，在形成第一溝槽之后形成MOS晶體管，在形成所述MOS晶體管之后，再形成第二溝槽。具體的，首先參考圖9a至圖9c，其中，圖9a為俯視圖，圖9b為圖9a沿a-a，方向的剖面圖，圖9c為圖9a沿b-b’方向的剖面圖。在硅基底20中形成第一溝槽，所述第一溝道的延伸方向沿晶向<110>，即沿晶向族<110>的方向。作為非限制性的例子，本實施例中第一溝道為沿晶向[110]方向延伸。所述第一溝槽中填充張應力介質層25，所述張應力介質層25為張應力的氮化硅層、氧化硅層或是氮化硅層和氧化硅層的疊層結構。與第一實施例類似的，在形成所述第一溝槽之前，還可以包括在所述硅基底20的表面上依次形成襯墊層21和硬掩膜層22，所述襯墊層21的材料為氧化硅，所述硬掩膜層 22的材料為氮化硅。所述第一溝槽和張應力介質層25的形成過程請參見第一實施例，這里就不再贅述。之后，參考圖IOa至圖10c，其中，圖IOa為俯視圖，圖IOb為圖IOa沿a-a，方向的剖面圖，圖IOc為圖IOa沿b-b’方向的剖面圖。在所述第一溝槽之間的硅基底10中形成 MOS晶體管，需要說明的是，在形成所述MOS晶體管之前，首先將所述襯墊層21和硬掩膜層 22去除。所述MOS晶體管包括柵堆疊27，以及位于所述柵堆疊27兩側的硅基底20中的源區觀和漏區四，其中，所述柵堆疊27包括柵介質層27a和27b。所述柵堆疊27的延伸方向與第二溝槽平行，與第一溝槽垂直。所述MOS晶體管可以是PMOS晶體管和/或NMOS晶體管。在之后，參考圖Ila至圖11c，其中，圖Ila為俯視圖，圖lib為圖Ila沿a_a’方向的剖面圖，圖Ilc為圖Ila沿b-b’方向的剖面圖。在所述硅基底10中形成第二溝槽，所述第二溝槽的延伸方向垂直于所述第一溝槽，所述第二溝槽中填充有低應力介質層26，所述第二溝槽和第一溝槽共同形成包圍所述MOS晶體管的溝槽隔離結構。所述低應力介質層沈為低應力的氮化硅層、氧化硅層或是氮化硅層和氧化硅層的疊層結構。所述第二溝槽和低應力介質層26的形成方法請參考第一實施例，這里就不再贅述。圖12示出了根據本發明方法形成的應力隔離溝槽半導體器件的俯視圖。在硅基底30中分別形成了延伸方向相垂直的第一溝槽和第二溝槽，其中，第一溝槽中填充有張應力介質層35，第二溝槽中填充有低應力介質層36，在所述第一溝槽和第二溝槽包圍的硅基底30上分別有柵堆疊37和柵堆疊38，所述柵堆疊37和柵堆疊38的延伸方向與所述第一溝槽的延伸方向垂直，與所述第二溝槽的延伸方向平行。在所述柵堆疊37兩側的硅基底30 中分別形成有P型摻雜的源區和漏區(圖中未示出)，與所述柵堆疊37共同構成了 PMOS 晶體管；在所述柵堆疊38兩側的硅基底30中分別形成有N型摻雜的源區和漏區(圖中未示出)，與所述柵堆疊38共同構成了 NMOS晶體管。優選的，所述硅基底30的晶面指數為 {100}，所述第一溝槽的延伸方向沿晶向<110>。圖12僅是示意，僅包括1個PMOS晶體管和1個NMOS晶體管，在具體實施例中，可以分別在第一溝槽和第二溝槽包圍的硅基底30中形成多個PMOS晶體管和NMOS晶體管，并通過后續形成的互連結構形成CMOS電路。由于所述第一溝槽中填充有張應力介質層35，能夠同時在PMOS晶體管和NMOS晶體管的溝道寬度方向產生張應力，同時改善兩種晶體管的性能，也即能夠改善整個CMOS電路的性能。尤其需要說明的是，對于45nm及其以下的工藝節點中，為了簡化光刻工藝，在半導體制造過程中，各MOS晶體管的柵堆疊的延伸方向都是一致的，因而采用本實例的技術方案，可以在硅基底上形成所述第一溝槽和第二溝槽，且第一溝槽和第二溝槽相互交叉形成矩形網格狀，之后在第一溝槽和第二溝槽包圍形成的各個矩形區間中的硅基底上分別形成柵堆疊，各柵堆疊的延伸方向相同，從而能夠以較簡單的工藝步驟完成CMOS工藝電路的形成過程。因此本發明的技術方案可以廣泛應用于45nm工藝節點及其以下的半導體制造工藝中，在各個MOS晶體管的溝道寬度方向都提供張應力，改善器件性能。由此可見，本發明的結構和方法既充分利用應力STI，又可以同時改善PMOS和NMOS晶體管的性能，操作簡單，工業可應用性強。進一步的，在形成MOS晶體管之后，還可以與雙應力襯墊技術相結合，在NMOS晶體管上形成張應力襯墊層，在PMOS晶體管上形成壓應力襯墊層，從而進一步提高器件的響應速度。綜上，本技術方案在沿溝道長度方向的第一溝槽中填充張應力介質層，在沿溝道寬度方向的第二溝槽中填充低應力介質層，從而在溝道寬度方向選擇性的產生張應力，利于改善MOS晶體管的性能，且同時適用于NMOS和PMOS晶體管。特別地，根據本發明的應力隔離溝槽半導體器件的形成方法，可以分別獨立地形成溝道寬度方向的溝槽和溝道長度方向的溝槽，這有利于在這兩個方向分別采用不同的材料對溝槽進行填充，操作工藝靈活方便。本發明雖然已以較佳實施例公開如上，但其并不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發明技術方案的保護范圍。
權利要求
1.一種應力隔離溝槽半導體器件的形成方法，其特征在于，包括提供硅基底；在所述硅基底上形成至少兩條相平行的第一溝槽，在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層；在所述硅基底上形成至少兩條相平行的第二溝槽，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直，在所述第二溝槽中形成第二介質層；在形成所述第一溝槽之后，在相鄰的第一溝槽之間的硅基底中形成柵堆疊，所述柵堆疊下方的溝道長度的方向平行于所述第一溝槽的延伸方向，其中，所述硅基底的晶面指數為{100}，所述第一溝槽的延伸方向沿晶向<110>。
2.根據權利要求1所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述第二介質層為低應力介質層。
3.根據權利要求1所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述張應力介質層的張應力為至少IGPa。
4.根據權利要求2所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述低應力介質層的應力不超過180Mpa。
5.根據權利要求1所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述張應力介質層為張應力的氮化硅層、氧化硅層或二者的疊層結構。
6.根據權利要求2所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述低應力介質層為低應力的氮化硅層、氧化硅層或二者的疊層結構。
7.根據權利要求1所述的應力隔離溝槽半導體器件的形成方法，其特征在于，在形成所述第一溝槽和第二溝槽之后形成所述柵堆疊。
8.根據權利要求1所述的應力隔離溝槽半導體器件的形成方法，其特征在于，在形成所述第一溝槽之后、形成所述第二溝槽之前形成所述柵堆疊。
9.根據權利要求1所述的應力隔離溝槽半導體器件的形成方法，其特征在于，所述半導體器件為NMOS晶體管和/或PMOS晶體管。
全文摘要
一種應力隔離溝槽半導體器件的形成方法，包括提供硅基底；在所述硅基底上形成至少兩條相平行的第一溝槽，在所述第一溝槽中形成第一介質層，所述第一介質層為張應力介質層；在所述硅基底上形成至少兩條相平行的第二溝槽，所述第二溝槽的延伸方向與所述第一溝槽的延伸方向垂直，在所述第二溝槽中形成第二介質層；在形成所述第一溝槽之后，在相鄰的第一溝槽之間的硅基底中形成柵堆疊，所述柵堆疊下方的溝道長度的方向平行于所述第一溝槽的延伸方向，其中，所述硅基底的晶面指數為(100)，所述第一溝槽的延伸方向沿晶向(110)。本發明在MOS晶體管的溝道寬度方向提供張應力，從而改善了PMOS晶體管和/或NMOS晶體管的性能。
文檔編號H01L29/06GK102456577SQ201010527260
公開日2012年5月16日 申請日期2010年10月29日 優先權日2010年10月29日
發明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學院微電子研究所