專利名稱：一種高壓ldmos器件的制作方法
技術領域：
本發明涉及電子技術領域內的半導體高壓低阻器件，尤其涉及在體硅上制造的高 壓功率器件
背景技術：
隨著半導體行業的迅猛發展，PIC(Power Integrated Circuit，功率集成電路)不 斷在多個領域中使用，如電機控制、平板顯示驅動控制、電腦外設的驅動控制等等，PIC電路 中所使用的功率器件中，LDMOS (Lateral Double Diffused M0SFET，橫向雙擴散金屬氧化物 半導體場效應管)高壓器件具有工作電壓高、工藝簡單、易于同低壓CMOS (Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路在工藝上兼容等特點而受到廣 泛關注。但是對于用Si (硅)材料制成的半導體高壓功率器件，LDMOS器件的正向導通電阻 相比于VDMOS (Vertical Double Diffused M0SFET，垂直雙擴散金屬氧化物半導體場效應 晶體管)的大，而較大的正向導通電阻導致了器件尺寸的增大，從而增加了制造成本。圖1 是常規LDMOS器件結構示意圖，圖中，LDMOS器件包括襯底1、外延層2、漂移區3、漏區4、阱 區5、源區6、氧化層7、源極8、柵極9、漏極10、襯底電極15。當LDMOS器件為η型時，襯底 1、阱區5為ρ型，外延層2為η型，漂移區3為η_型，漏區4、源區6為η+型；反之，當LDMOS 器件為P型時，襯底1、阱區5為η型，外延層2為ρ型，漂移區3為ρ—型，漏區4、源區6為 P+型。該LDMOS器件中用于承擔耐壓的漂移區3需要用低濃度摻雜，但另一方面，要降低 LDMOS器件正向導通時的導通電阻，又要求作為電流通道的漂移區3具有高摻雜濃度，這就 形成了擊穿電壓BV與導通電阻R。n之間的矛盾。以常見MOS (Metal-Oxide-Semiconductor, 金屬_氧化物_半導體)器件為例，其具體關系式如下凡 =~^= 5.39X10—9(萬廠)25(對于N型M0S)凡 ="^= 1.63x10—80δΓ)25 (對于 PSM0S)其中，Ld是漂移區長度，Nd為漂移區濃度，μ 5分別為電子和空穴的遷移率， q為電子電量。由此可見，MOS器件的導通電阻與漂移區長度成正比，與其濃度成反比。長 度越短，濃度越高，則導通電阻越小，由于LDMOS器件是MOS器件中的一種，因此LDMOS器件 具有MOS器件的通用特性。因此為了保證一定的耐壓，LDMOS器件的漂移區3的長度不能做 得太短；其濃度也不能做得太高，否則會在柵極9下阱區5的PN結附近發生擊穿，使LDMOS 器件的反向耐壓降低。
發明內容
本發明的目的是為了解決現有的LDMOS器件提高反向耐壓和降低正向導通電阻 的矛盾，提供了一種高壓LDMOS器件。為了實現上述目的，本發明的技術方案是一種高壓LDMOS器件，包括襯底、位于襯底之上的外延層，位于外延層之上的漂移區，位于LDMOS器件兩端的漏區和源區，其特征在 于，在襯底和外延層的交界面上緊貼漂移區的下表面具有交替排列的至少一對η型半導體 區和P型半導體區，所述η型半導體區和ρ型半導體區緊貼排列相互形成橫向的PN結，同 時P型半導體區與漂移區形成縱向的PN結。為了防止η型半導體區和ρ型半導體區形成的PN結影響漏區的電場，在漂移區對 應于漏區的部分向下擴展邁過襯底和外延層的交界面為了調節LDMOS器件反向耐壓時η型半導體區和P型半導體區與漂移區的電荷平 衡，在η型半導體區和ρ型半導體區與漂移區的交界面上添加埋層，所述埋層的摻雜特性與 漂移區相反。為了進一步調節LDMOS器件反向耐壓時η型半導體區和P型半導體區與漂移區的 電荷平衡，在漂移區的上表面添加頂埋層(top)，所述頂埋層的摻雜特性與漂移區相反。本發明的有益效果是本發明中的η型半導體區11和P型半導體區12也被合稱 為體內降低表面電場(RESURF)層，這種具有體內降低表面電場層的LDMOS器件有效的解 決了現有的LDMOS器件提高反向耐壓和降低正向導通電阻的矛盾，從而在相同反向耐壓的 情況下可以有效降低正向導通電阻，或者在相同正向導通電阻的情況下可以有效提高反向 耐壓。本發明中的體內降低表面電場層的結構不僅可以應用于橫向雙擴散場效應晶體管 (LDMOS)，還可以擴展到橫向絕緣柵雙極型功率晶體管(LIGBT)、靜電誘導晶體管(SIT)、橫 向晶閘管、PN 二極管等常見功率器件中。隨著半導體器件技術的發展，采用本發明還可以 制作更多的高壓、低導通電阻功率器件。
圖1是常規的LDMOS器件結構示意圖。圖2是本發明實施例一的LDMOS器件結構示意圖。圖3是本發明實施例二的LDMOS器件結構示意圖。圖4是本發明實施例三的LDMOS器件結構示意圖。圖5是本發明實施例四的LDMOS器件結構示意圖。附圖標記說明襯底1、外延層2、漂移區3、漏區4、阱區5、源區6、氧化層7、源極 8、柵極9、漏極10、η型半導體區11、ρ型半導體區12、埋層13、頂埋層14、襯底電極15。
具體實施例方式下面結合附圖和具體實施例對本發明做進一步的說明。實施例一如圖2所示，LDMOS器件包括襯底1、外延層2、漂移區3、漏區4、阱區5、 源區6、氧化層7、源極8、柵極9、漏極10和襯底電極15，本實施例中LDMOS器件為η型，所 以襯底1、阱區5為ρ型，外延層2為η型，漂移區3為η—型，漏區4、源區6為η+型，外延層 2位于襯底1之上，漂移區3位于外延層2之上，漏區4和源區6位于LDMOS器件兩端，在襯 底1和外延層2的交界面上緊貼漂移區3的下表面具有交替排列的四對η型半導體區11 和P型半導體區12，η型半導體區11和ρ型半導體區12緊貼排列相互形成橫向的PN結， 同時P型半導體區12與漂移區3形成縱向的PN結。本實施例中η型半導體區11和ρ型半導體區12可以根據需要任意設定對數、形狀、大小和摻雜濃度，實施例中的具體對數、形狀、大小不能被理解為對本發明的限定。以本實施例為例說明本發明的工作原理首先，本實施例中的η型半導體區11和ρ型半導體區12也被合稱為體內降低表 面電場(RESURF)層，LDMOS器件正向導通時，與漂移區3摻雜特性相同的降低表面電場層 的半導體區構成一個與漂移區3并聯的等效電阻，因此可以有效降低LDMOS器件整體的導
通電阻，從而達到降低導通損耗的目的。如公式R。n = Reontact+Rsource+Rchannel+R drain+Rdrift ^resu
rf/ (Rdrift+Rresurf )所示，式中，R。n為導通電阻，Rcontact是接觸電阻，Rs。_是源電阻，1^_61是 溝道電阻，Rdrift =Pd-Ldrift是漂移區電阻，Rdrain是漏區電阻，Rresurf是降低表面電場層的 電阻，Pd是外延層電阻率，Ltoift是漂移區長度。LDMOS器件反向耐壓時，降低表面電場層中摻雜特性相反的η型半導體區11和P 型半導體區12形成的橫向PN結在橫向上相互耗盡，ρ型半導體區12與漂移區3形成的縱 向PN結在縱向上與漂移區3相互耗盡。橫向上每一個η型半導體區11與ρ型半導體區12 形成的PN結都會使表面電場在PN結對應得表面形成尖峰，分散LDMOS器件橫向的表面電 場，使表面耐壓更高。同時縱向上，η型半導體區11及ρ型半導體區12使得縱向電場變得 更為平坦，提高了縱向擊穿電壓。在常規LDMOS器件中，體內縱向擊穿電壓BV = Ec^tepi，體 內縱向擊穿電壓BV由縱向臨界電場Ee(位于外延層2和襯底1之間)與外延層2厚度tepi 決定。增加了降低表面電場層后，若要維持相同的縱向擊穿電壓，則外延層厚度可以大 大降低。在降低表面電場層實現時，外延層2的摻雜濃度Nepi與厚度滿足公式隊pi*tepi =e*E。/q*Sqrt(Nsub/(Nepi+Nsub))，式中ε為介電常數，q為電子電量，Nsub為襯底1的摻雜 濃度。當縱向臨界電場E。確定時，隊pi*tepi可視為常數，所以當外延層2厚度tepi降低時， 外延層2摻雜濃度Nepi就會提高。可見，本實施例提供的結構在引入降低表面電場層后，可 以大幅度降低正向導通電阻，使器件的導通損耗減小，在相同正向導通電阻的情況下提高 LDMOS器件的耐壓效果；并且在保證耐壓的同時可以減小外延層2厚度，增加漂移區濃度， 降低漂移區的正向導通電阻。實施例二 如圖3所示，在實施例一的基礎上，為了防止η型半導體區11和ρ型半 導體區12形成的PN結影響上方漏區4的電場，漂移區3對應于漏區4的部分向下擴展邁 過襯底1和外延層2的交界面。實施例三如圖4所示，在實施例一或實施例二的基礎上，為了調節LDMOS器件反 向耐壓時η型半導體區11和ρ型半導體區12與漂移區3的電荷平衡，在η型半導體區11 和P型半導體區12與漂移區3的交界面上增加埋層13，所述埋層13的摻雜特性與漂移區 3相反，埋層13的摻雜濃度可以根據實際需要設定。實施例四如圖5所示，在實施例一或實施例二或實施例三的基礎上，為了進一步 調節LDMOS器件反向耐壓時η型半導體區11和ρ型半導體區12與漂移區3的電荷平衡， 在漂移區3的上表面添加頂埋層(top) 14，所述頂埋層14的摻雜特性與漂移區3相反，頂埋 層14的摻雜濃度可以根據實際需要設定。本領域的普通技術人員將會意識到，這里所述的實施例是為了幫助讀者理解本發 明的原理，應被理解為本發明的保護范圍并不局限于這樣的特別陳述和實施例。本領域的 普通技術人員可以根據本發明公開的這些技術啟示做出各種不脫離本發明實質的其它各 種具體變形和組合，這些變形和組合仍然在本發明的保護范圍內。
權利要求
一種高壓LDMOS器件，包括襯底、位于襯底之上的外延層，位于外延層之上的漂移區，位于LDMOS器件兩端的漏區和源區，其特征在于，在襯底和外延層的交界面上緊貼漂移區的下表面具有交替排列的至少一對n型半導體區和p型半導體區，所述n型半導體區和p型半導體區緊貼排列相互形成橫向的PN結，同時p型半導體區與漂移區形成縱向的PN結。
2.根據權利要求1所述的一種高壓LDMOS器件，其特征在于，在漂移區對應于漏區的部 分向下擴展邁過襯底和外延層的交界面。
3.根據權利要求1或2所述的一種高壓LDMOS器件，其特征在于，在η型半導體區和ρ 型半導體區與漂移區的交界面上添加埋層，所述埋層的摻雜特性與漂移區相反。
4.根據權利要求1或2所述的一種高壓LDMOS器件，其特征在于，在漂移區的上表面添 加頂埋層，所述頂埋層的摻雜特性與漂移區相反。
全文摘要
本發明涉及一種高壓LDMOS器件，包括襯底、位于襯底之上的外延層，位于外延層之上的漂移區，位于LDMOS器件兩端的漏區和源區，其特征在于，在襯底和外延層的交界面上緊貼漂移區的下表面具有交替排列的至少一對n型半導體區和p型半導體區，所述n型半導體區和p型半導體區緊貼排列相互形成橫向的PN結，同時p型半導體區與漂移區形成縱向的PN結。本發明的有益效果是本發明中的n型半導體區和p型半導體區也被合稱為體內降低表面電場(RESURF)層，這種具有體內降低表面電場層的LDMOS器件有效的解決了現有的LDMOS器件提高反向耐壓和降低正向導通電阻的矛盾。
文檔編號H01L29/78GK101969074SQ20101052328
公開日2011年2月9日 申請日期2010年10月28日 優先權日2010年10月28日
發明者吳瓊樂, 方健, 李文昌, 柏文斌, 王澤華, 管超, 陳呂赟 申請人:電子科技大學