專利名稱：具有靜電放電及防電磁波干擾的封裝件的制作方法
技術領域：
本發明涉及一種封裝件，尤其涉及一種具有靜電放電及避免電磁波干擾的封裝件。
背景技術：
隨著科技的快速發展，各種新的產品不斷推陳出新，為了滿足消費者方便使用及攜帶容易的需求，現今各式電子產品無不朝向輕、薄、短、小發展；其中，半導體封裝件 (Semiconductor Package)為一種將半導體芯片(chip)電性連接在一封裝基板的承載件上，再以例如環氧樹脂的封裝膠體包覆該半導體芯片及承載件，以通過該封裝膠體保護該半導體芯片及承載件，并避免外界水氣或污染物的侵害，再在該封裝膠體上罩設一金屬殼的覆蓋構件；或僅在該半導體芯片及承載件上罩設一金屬殼的覆蓋構件，以通過該覆蓋構件保護該半導體芯片免受外界影響(如靜電放電(ESD)等)而受損，并通過該覆蓋構件阻擋內外部的電磁干擾(Electro-Magnetic Interference, EMI)及電磁兼容性 (Electro-Magnetic Compatibility, EMC)。而現有的封裝構件或系統級封裝(System in Package，SiP或System Integrated Package, SIP)的接地系統，通過該設于外部的覆蓋構件與其自身的接地結構電性連接，再與系統大地電性連接，從而導除外部的電磁及靜電電荷。第5，166，772號美國專利提出一種具有網狀金屬罩蓋的半導體封裝件。如圖IA 及IB所示，該第5，166，772號美國專利所揭示的半導體封裝件在基板10上接置一網狀金屬罩蓋(Meshed Metallic Siield) 12，將芯片11收納其中，再以封裝膠體13將該網狀金屬罩蓋12及芯片11完全包覆。該半導體封裝件通過該網狀金屬罩蓋12的提供，以遮蔽芯片 11所產生的電磁波干擾或由外部裝置所產生的電磁波干擾，其中，該網狀金屬罩蓋12電性連接該基板10的接地線路14。請參閱圖2，為第6，187,613號美國專利所揭示的另一現有半導體封裝件的剖視示意圖。如圖所示，在基板10上通過凸塊15以倒裝片(flip-chip)方式接置一芯片11，又在該基板10及芯片11上黏附蓋設一金屬箔16，且在該金屬箔16與基板10之間填充封裝膠體13。該半導體封裝件通過該外設于封裝膠體13上的金屬箔16，以遮蔽芯片11所產生的電磁波干擾或由外部裝置所產生的電磁波干擾。但是，上述的這些封裝件的接地方式，都通過網狀金屬罩蓋或金屬箔電性連接至芯片及主/被動元件的接地線路，當半導體封裝件接置于電路板上時，若該網狀金屬罩蓋或金屬箔帶有靜電，則該靜電會沿該接地線路的路徑朝電路板及芯片及主/被動元件傳導，靜電傳導至芯片及主/被動元件時發生靜電釋放，就容易造成芯片及主/被動元件損壞。再者，該網狀金屬罩蓋或金屬箔連接到系統大地的路徑過長，尤其現有基板10小于六層線路時，因線路過多致使該接地線路的接地效果降低，使得電荷不易釋放，而有可能導致該芯片或其它主/被動元件內部損壞。
因此，如何提供一種封裝件，能避免內部的芯片或主/被動元件被靜電破壞，且具有良好的靜電防護并兼具放電與防電磁波干擾的功能，實為一重要課題。
發明內容
鑒于上述現有技術的種種缺失，本發明揭露一種具有靜電防護及防電磁波干擾的封裝件，包括承載件，具有相對的第一及第二表面，且該承載件具有電性絕緣的第一接地結構及第二接地結構；至少一個半導體元件，接置于該承載件的第一表面上，且電性連接至該承載件及其第一接地結構；以及覆蓋構件，蓋設于該承載件第一表面上以覆蓋該半導體元件，且該覆蓋構件電性連接該第二接地結構。在上述的封裝件中，該第二接地結構設于該承載件的周圍或四個角落，該承載件的第二表面植設有多個導電元件，且各該導電元件電性連接該第一接地結構及第二接地結構。在一具體實施例中，該第二接地結構直接貫穿該第一及第二表面的導電孔，且該覆蓋構件接置在該導電孔在第一表面的終端。上述的具有靜電放電及防電磁波干擾的封裝件，該承載件還具有內部線路。根據上述的封裝件，該半導體元件以引線接合(wire bonding)方式或倒裝片 (flip-chip)方式電性連接該承載件的內部線路及第一接地結構；該半導體元件選自如芯片的主動元件、被動元件或其二者；該被動元件為電容、電阻或電感。根據上所述的封裝件，該第二表面上設有虛墊，該第二接地結構電性連接該虛墊， 且該虛墊位于該承載件周圍或四個角落以外的位置。又在上述的封裝件中，還包括封裝材料，包覆該半導體元件，且該覆蓋構件形成于該封裝材料上。所述的具有靜電放電及防電磁波干擾的封裝件，還包括封裝材料，包覆該覆蓋構件。由上可知，本發明具有靜電防護及防電磁波干擾的封裝件的該承載件具有電性絕緣的第一及第二接地結構，使該半導體元件及覆蓋構件分別電性連接該第一接地結構及第二接地結構，當封裝件接置于電路板時，若覆蓋構件帶有靜電，令靜電荷能由該覆蓋構件經第二接地結構直接傳導至電路板，而不會經由該第一接地結構，使該半導體元件不會受到靜電釋放的影響而得到保護；且能通過該覆蓋構件阻擋外部的電磁波及射頻等干擾，并通過該第二接地結構釋放電荷，以避免該半導體元件受干擾。
圖IA及IB為第5，166，772號美國專利所揭示的半導體封裝件的立體示意圖；圖2為美國專利第6，187，613號所揭露的半導體封裝件的剖視示意圖；圖3AJB及3C為本發明具有靜電放電及防電磁波干擾的封裝件的不同實施例的剖視示意圖；圖4A及4B為本發明具有靜電放電及防電磁波干擾的封裝件的承載件的仰視圖； 以及圖4B’是具有圖4B承載件的本發明封裝件的剖視圖。
主要組件符號說明10 基板12網狀金屬罩蓋14接地線路16金屬箔31承載件311第一接地結構31a 第一表面32半導體元件321 芯片341 導線331接觸部313,313'焊墊
31b第二表面 33覆蓋構件 322被動元件 35導電元件 312a導電孔 36電路板
13封裝膠體 15,342凸塊 20封裝件 310內部線路
312第二接地結構
11芯片37a、37b 封裝材料
具體實施例方式以下通過特定的具體實施例說明本發明的實施方式，本領域技術人員可由本說明書所揭示的內容輕易地了解本發明的其它優點及功效。請參閱圖3A、3B及3C，為本發明的具有靜電放電及防電磁波干擾的封裝件的不同實施例的剖視示意圖。本發明提供一種具有靜電放電及防電磁波干擾的封裝件，包括承載件31、至少一個半導體元件32及覆蓋構件33。所述的承載件31，包括球柵陣列基板(BGA substrate)或平面柵陣列式(LGA)基板，該承載件31具有相對的第一表面31a及第二表面31b，且該承載件31具有內部線路 310 (包含信號與電力部分)、及電性絕緣的第一接地結構311與第二接地結構312。所述的半導體元件32選自如芯片321的主動元件、被動元件322、或其二者，該被動元件322為電容、電阻或電感；且該半導體元件32接置于該承載件31的第一表面31a上， 并且以引線接合方式的導線341(如圖3A所示)或倒裝片方式的凸塊(bump) 342(如圖;3B 所示)電性連接該承載件31的內部線路310及第一接地結構311。所述的覆蓋構件33，蓋設于該承載件31的第一表面31a上以覆蓋該半導體元件 32上，且該覆蓋構件33電性連接該第二接地結構312。上述的封裝件可先進行模壓(molding)以形成包覆該半導體元件32的封裝材料 37a,再在該封裝材料37a上濺鍍金屬層以形成該覆蓋構件33 (如圖3A與所示)；或者， 在蓋設已預先成型的該覆蓋構件33之后，再進行第二次模壓以形成包覆該覆蓋構件33的封裝材料37b (如圖3C所示)。在優選實施例中，該第二接地結構312直接貫穿該第一表面31a及第二表面31b 的導電孔312a，以縮短電性傳導路徑，且該覆蓋構件33接置在該導電孔31 在第一表面 31a的終端。根據上述的封裝件，該承載件的第二表面31b植設有多個導電元件35，該導電元件35可為焊球、焊針或焊墊，且各該導電元件35電性連接該內部線路310、第一接地結構 311及第二接地結構312 ；然后將封裝件接置于電路板36上，使半導體元件32的信號或電力可通過內部線路310及導電元件35傳導，并通過第一接地結構311電性連接至電路板36 的接地結構(未圖示)，而覆蓋構件33可通過第二接地結構312及導電元件35以電性連接該電路板36。又依上所述，該導電元件35直接設于該第二接地結構312的下方，且該第二接地結構312垂直穿設于該覆蓋構件33的下方，從而縮短傳導路徑，從而能加速電荷釋放的速度。由上述可知，該半導體元件32電性連接該承載件31的第一接地結構311，而該覆蓋構件33電性連接該第二接地結構312，當封裝件接置于電路板36時，若覆蓋構件33或封裝件帶有靜電時，則該靜電荷能由該覆蓋構件33經第二接地結構312直接朝電路板36釋放排除，而不會經由第一接地結構311，使該半導體元件32不會受到靜電電荷的影響，從而使該半導體元件32能得到保護而不致于損壞。再者，能通過該覆蓋構件33阻擋外部的電磁干擾(EMI)及電磁兼容性(EMC)，并通過該第二接地結構312釋放電荷，以避免該半導體元件32受干擾；而該半導體元件32內部的靜電荷、電磁波、及射頻等干擾則能單獨由該第一接地結構311進行釋放，從而以保護該半導體元件32。請參閱圖4A及4B，為該承載件31的仰視圖；如圖4A所示，在此優選實施例中，該第二接地結構312在第二表面31b上所連接的焊墊313設于該承載件31的周圍或四個角落，從而提供該覆蓋構件33以其延伸至四周或角落的接觸部331 (如圖3A至3C所示)電性連接該第二接地結構312與焊墊313。具體實施上，該第二接地結構312可為設于該承載件31的周圍或四個角落的導電孔31加。同理，連接該第二接地結構312的導電元件35也對應設于該承載件31第二表面31b的周圍或四個角落的焊墊313上。在圖4B及4B’所示的另一實施例中，該第二接地結構312在第二表面31b上所連接的焊墊313’也可設于該承載件31的周圍或四個角落以外的位置，例如較為內排的位置， 且該焊墊313’可為虛墊(dummy pad)，只要其所電性連接的第二接地結構312與第一接地結構311為獨立且電性絕緣即可。綜上所述，本發明具有靜電放電及防電磁波干擾的封裝件的該承載件具有電性隔絕的第一接地結構及第二接地結構，使該半導體元件電性連接該承載件的第一接地結構， 而該覆蓋構件電性連接該第二接地結構，當封裝件接置于電路板時，若覆蓋構件帶有靜電， 該靜電荷能由該覆蓋構件經第二接地結構直接傳導至電路板，而不會經由該第一接地結構，使該半導體元件不會受到靜電釋放的影響而得到保護，不致于損壞；且能通過該覆蓋構件阻擋外部的電磁波及射頻等干擾，并通過該第二接地結構釋放電荷，以避免該半導體元件受干擾。上述實施例用以示例性說明本發明的原理及其功效，而非用于限制本發明。任何本領域技術人員均可在不違背本發明的精神及范疇下，對上述實施例進行修改。因此本發明的權利保護范圍，應如權利要求所列。
權利要求
1.一種具有靜電放電及防電磁波干擾的封裝件，其特征在于，包括承載件，具有相對的第一及第二表面，且該承載件具有電性絕緣的第一接地結構及第二接地結構；至少一個半導體元件，接置于該承載件的第一表面上，且電性連接至該承載件及其第一接地結構；以及覆蓋構件，蓋設于該承載件第一表面上以覆蓋該半導體元件，且該覆蓋構件電性連接該第二接地結構。
2.根據權利要求1所述的具有靜電放電及防電磁波干擾的封裝件，其特征在于，該第二接地結構設于該承載件的周圍或四個角落。
3.根據權利要求2所述的具有靜電放電及防電磁波干擾的封裝件，其特征在于，該承載件的第二表面植設有多個導電元件，且各該導電元件電性連接該第一接地結構及第二接地結構。
4.根據權利要求2所述的具有靜電放電及防電磁波干擾的封裝件，其特征在于，該第二接地結構直接貫穿該第一及第二表面的導電孔，且該覆蓋構件接置在該導電孔在第一表面的終端。
5.根據權利要求1所述的具有靜電放電及防電磁波干擾的封裝件，其特征在于，該承載件還具有內部線路。
6.根據權利要求5所述的具有靜電放電及防電磁波干擾的封裝件，其特征在于，該半導體元件以弓I線接合方式或倒裝片方式電性連接該承載件的內部線路及第一接地結構。
7.根據權利要求1所述的具有靜電放電及防電磁波干擾的封裝件，其特征在于，該半導體元件選自主動元件、被動元件、或其二者。
8.根據權利要求1所述的具有靜電放電及防電磁波干擾的封裝件，其特征在于，該第二表面上設有虛墊，該第二接地結構電性連接該虛墊。
9.根據權利要求8所述的具有靜電放電及防電磁波干擾的封裝件，其特征在于，該虛墊位于該承載件周圍或四個角落以外的位置。
10.根據權利要求1所述的具有靜電放電及防電磁波干擾的封裝件，其特征在于，還包括封裝材料，包覆該半導體元件，且該覆蓋構件形成于該封裝材料上。
11.根據權利要求1所述的具有靜電放電及防電磁波干擾的封裝件，其特征在于，還包括封裝材料，包覆該覆蓋構件。
全文摘要
本發明涉及一種具有靜電放電及防電磁波干擾的封裝件，包括具有電性絕緣的第一及第二接地結構的承載件；接置于該承載件的一個表面上并電性連接該第一接地結構的半導體元件；以及蓋設于該承載件及半導體元件上并電性連接該第二接地結構的覆蓋構件。本發明使該半導體元件與覆蓋構件分別電性連接該第一及第二接地結構，以個別導除靜電及電磁波的電荷，并防止該半導體元件被靜電破壞，而能提高成品率及避免短路的發生。
文檔編號H01L23/60GK102446870SQ20101050868
公開日2012年5月9日 申請日期2010年10月13日 優先權日2010年10月13日
發明者朱恒正, 楊超雅, 蔡宗賢, 鐘興隆 申請人:矽品精密工業股份有限公司