專利名稱：三維芯片裝置及三維芯片之遞減式層識別編號檢測電路的制作方法
技術領域：
本發明系關于一種三維芯片裝置之檢測電路，特別是關于一種三維芯片裝置之遞減式層識別檢測電路。
背景技術：
為了達到尺寸精簡的最佳效益，近年來逐漸發展將多顆相同或不同種類之芯片， 以三維空間垂直整合，以立體堆棧的方式，采取上下導通的架構，減少所耗費之平面面積。 三維芯片(Three Dimension Integral Circuits, 3D-IC)的最大特點在于可將不同功能、 性質或基板的芯片，各自采用最合適的制程分別制作后，再利用硅穿孔(Through-Si Via, TSV)技術進行立體堆棧整合，以有效縮短金屬導線長度及聯機電阻，不僅可減少面積，更可以達到縮小體積、高整合度、高效率及低耗電量之優勢。因此三維芯片逐漸受到各產業之矚目，特別是對于講究小體積與高效率之內存產業更是受到重視。目前個人計算機與服務器工作站在數據處理應用類別，例如各種消費性應用、通訊應用等，使用以動態隨機存取內存(Dynamic Random Access Memory，DRAM)為主，其中以內建內存為主要之應用類別。DRAM強調高容量、高效能、小體積、低耗電量與低成本之需求。為了增加DRAM之儲存容量，近年逐漸以3DIC技術將復數個小容量之內存裝置堆棧，以形成高容量之內存裝置。其中，利用硅穿孔(Through-Si Via，TSV)技術進行三維芯片之立體堆棧已發表于期刊論文，請參見Wcsong Kang etc. ,"8Gb 3-D DDR3 DRAM UsingThrough-Silicon-Via Technology，，，IEEE, Journal of Solid-State Circuits, Vol. 45，NO. 1，January 2010。以相同或不同種類之芯片堆棧形成三維芯片后，為了選擇使特定之芯片于系統運作時動作，必須事先對于多顆相同或不同種類之芯片個別賦予一層識別編號，使系統運作時，得以選擇所需特定芯片動作。過去有許多人提出相關之方法，然而不僅使成本反而上升，且仍無法克服當三維芯片之堆棧數不斷增加時，同時也增加了電極數的情形。某些參考文獻提出堆棧層結構分別形成選擇性號之連接路徑，其編號與堆棧順序相同，如此當芯片堆棧數越多，則電極數則越多，以配合復雜的堆棧結構，且產品成本也隨之提高(例如日本專利案特開第2002-305283號)。另外一些參考文獻，例如日本專利案特開第2003-110086 號則揭露一種堆棧型裝置包含復數個芯片，且對每一芯片系個別分配一層識別編號。為了抑制因堆棧層數增加而伴隨之電極數增加，可選擇具有與選擇信號相等之層識別編號，在這樣的堆棧式裝置中，連接路徑可均分給多數個芯片。舉例而言，可選擇片其中之一， 從而形成N連接路徑以簡化電極結構。因此，本發明之實施例系提供一種新類型之三維芯片之層識別編號檢測電路，以改善上述之缺點。
發明內容
為了解決上述之問題，本發明之一目的系提供一種三維芯片裝置之檢測電路，特別是關于一種三維芯片裝置之遞減式層識別編號檢測電路，藉由串聯復數個減量電路，對三維芯片裝置之各芯片，個別予以一層識別編號，使系統運作時，得以選擇所需之特定芯片動作。本發明實施例之一觀點為提供一種三維芯片，其以復數個相同或不同種類之半導體芯片堆棧形成，例如電容、電阻、內存芯片等，藉由賦予彼此不同之層識別編號，可從三維芯片中選擇欲指定之芯片。所述之三維芯片裝置可藉由堆棧復數個相同或不相同種類之芯片形成，其包含復數個遞減電路，其依順序連接，以執行減1運算，用以運算三維芯片裝置芯片之輸入值，并輸出復數個層識別編號至三維芯片裝置中之每一堆棧芯片；以及復數個凸塊，其耦合于三維芯片裝置之每一堆棧芯片。其中，所述之層識別編號系以N位之組合表示，將滿足MS 2n關系之M個以分配該層識別編號的M個半導體芯片準予以堆棧。本發明實施例之另一觀點為提供一種三維芯片裝置之遞減型層識別編號檢測電路，其包含復數個減量電路，其依順序連接，以執行減1運算，用以運算三維芯片裝置芯片之輸入值，并輸出復數個層識別編號至三維芯片裝置中之每一堆棧芯片。其中，所述之層識別編號系以N位之組合表示，將滿足M < 2n關系之M個以分配該層識別編號的M個半導體芯片準予以堆棧。
圖1系顯示本發明實施例之三維芯片裝置之結構側面圖例；圖2系顯示本發明實施例之設于三維芯片裝置之各芯片之遞減型層識別編號檢測電路之結構示意圖；圖3系顯示本發明另一實施例之三維芯片裝置之各芯片之遞減型層識別編號檢測電路之結構示意圖；圖4系顯示本發明實施利之遞減型層識別編號檢測器之構成方塊圖；圖5系顯示本發明實施例中減量電路之一位全加器之電路構成例；圖6系顯示本發明實施例中減量電路之一位全加器之眞值表；圖7系顯示本發明實施例中一位半加器之電路構成例；圖8系顯示本發明實施例中一位半加器之眞值表；及圖9系顯示本發明實施例圖4之遞減型層識別編號檢測電路之眞值表。
具體實施例方式本發明將以較佳實施例及觀點加以敘述，此類敘述系解釋本發明之結構及程序， 僅用以說明而非用以限制本發明之申請專利范圍。因此，除說明書中之較佳實施例以外，本發明亦可廣泛實行于其它實施例中。現將描述本發明之細節，其包括本發明之實施例。參考附圖及以下描述，相同參考標號用于識別相同或功能上類似之組件，且期望以高度簡化之圖解方式說明實施例之主要特征。此外，附圖并未描繪實際實施例之每一特征，所描繪之圖式組件系皆為相對尺寸而非按比例繪制。三維芯片裝置1系藉由堆棧復數個芯片形成，其可以相同或不同類型之芯片相互連接，例如記憶芯片，包含揮發性或非揮發性內存。圖1系顯示本發明實施例之三維芯片裝置之結構側面圖例。如圖所示，三維芯片裝置1系堆棧五個芯片層于最下方之基板2上，并于其五個芯片層之上部堆棧界面芯片3。進一步，對三維芯片裝置1之第一至第五芯片層 1 (0)-1 (4)，依序加以編號，如五個芯片層I(O)U (1)、1 O)、1⑶與1 (4)。復數個焊珠4系形成于基板2之下方，此些焊珠4可使三維芯片裝置1與外部裝置之間電性連接。界面芯片3系控制三維芯片裝置1之五個芯片層1 (0)-1 (4)之輸入/輸出信號。復數個凸塊5系形成于三維芯片裝置1之上表面與背面，以及界面芯片3之背面。凸塊5系連接于三維芯片裝置1之各堆棧芯片1 (0)-1 ，所述之凸塊5可利用硅穿孔技術制作，以蝕刻與雷射鉆孔，或以其它適合之技術制作。硅穿孔技術系形成貫通于芯片上，于垂直方向互相連接，以使所堆棧之芯片層間可互相聯系。凸塊5為三維芯片裝置1之各芯片1(0)-1(4)間之電性連接路徑。更進一步，三維芯片裝置1之五個芯片層1(0)-1(4)之信號傳輸，系利用凸塊5 于垂直方向彼此貫通連接。 本發明之一實施例中，裝置之五個芯片層1 (0) -1 (4)為DRAM芯片。在此實施例中， 所述之DRAM芯片1(0)-1(4)具有相同內存容量及相同構造，能分別讀取或寫入動作。本發明實施例中，三維芯片裝置1之所有芯片(或芯片層)1(0)-1(4)皆具有一固有的層識別編號作為區分。所欲指定之芯片可藉由不同層識別編號從三維芯片裝置1之芯片層1(0)-1(4)中選擇。于三維芯片裝置1之各芯片1(0)-1(4)提供一檢測電路，其設置于內存電路以外，負責執行一層識別編號之檢測運算。檢測電路之具體構成及動作如后述。本發明實施例中，系提供一種三維芯片裝置1，其藉由堆棧復數個相同或不同類型之芯片1 (0)-1 (4)形成，其包含復數個減量電路22，其依序連接，以執行減1運算，其用以運算三維芯片裝置1之芯片1(0)-1(4)的輸入值，并輸出復數個層識別編號至三維芯片裝置1中之各芯片層1(0)-1(4)；以及復數個凸塊5，其耦合于三維芯片裝置之每一芯片層 1 (0)-1 (4)；其中，所述之層識別編號系以N位之組合表示，將滿足M < 2n關系之M個以分配該層識別編號的M個半導體芯片準予以堆棧。圖2系顯示本發明實施例之檢測電路21 (0) -21 (4)，其形成于各三維芯片裝置1 之各芯片層1(0)-1 )。圖2中，檢測電路21 (0)-21 (4)系伴隨三維芯片裝置1之芯片層 I(O)-I⑷串聯連接構成。每一檢測電路21(0)-21(4)執行一減量電路。本實施例中，各芯片層I(O)-I⑷系以硅穿孔技術連接。由于五個檢測電路21 (0)-21 (4)皆具有相同構成， 故以下主要以任意芯片之遞減式層識別編號檢測電路21為代表進行說明。遞減式層識別編號檢測電路21 (0)-21 (4)系自動產生三維芯片裝置1之各芯片層 I(O)-I⑷之層識別編號。為了更容易了解，每一遞減式層識別編號檢測電路21(0)-21(4) 包含3位減量電路22(顯示于圖4)，執行以層識別編號作為輸入值之減1運算。第一層識別編號檢測電路21(0)之輸入值系設定為4，且此值將分配作為三維芯片裝置1第一芯片層1(0)之層識別編號。接著，對第一層識別編號4執行減1運算，其為第二層識別編號檢測電路21 (1)之減量電路22的輸入值，且其輸出值將分配作為三維芯片裝置1之第二芯片層1(1)的第二層識別編號3。依此類推，層識別編號檢測電路21 (2)、21 (3)、21 (4)之各減量電路22的運算輸出依序減1，同時傳送至后段。因此，三維芯片裝置1之第三芯片層1(2)分配第三層識別編號 2，第四芯片層1(3)分配第四層識別編號1，及第五芯片層1(4)分配第五層識別編號0。接著，最終芯片層1(4)之減量電路22的最終運算輸出值為0，此可作為用以判別堆棧型半導體內存裝置全部堆棧芯片數之輸出。圖3系顯示本發明另一實施例之檢測電路21 (0)-21 ，其形成于各三維芯片裝置1之各芯片層上1(0)-1 )。第一層識別編號檢測電路21(0)之減量電路22的輸入值設定為5，同時執行減1運算且輸出值為4，其分配為三維芯片裝置1之第一芯片層1 (0)的第一層識別編號。接著，第二層識別編號檢測電路21(1)對第一層識別編號4減1之運算， 其輸出值將分配作為之第三層識別編號檢測電路21( 的輸入值。第二層識別編號檢測電路21 (1)之輸出值系對第一層識別編號4進行減1之運算，并為三維芯片裝置1第二芯片層1(1)之第二層識別編號3。依此類推，層識別編號檢測電路21 (2)、21 (3)、21 (4)之各減量電路22的運算輸出依序減1，同時傳送至后段。因此，三維芯片裝置1之第三芯片層1(2)分配第三層識別編號 2，第四芯片層1(3)分配第四層識別編號1，及第五芯片層1(4)分配第五層識別編號0。接著，最終芯片層1(4)之減量電路22的最終運算輸出值為0，此可作為用以判別堆棧型半導體內存裝置全部芯片數之輸出。圖4系顯示本發明實施例之遞減型層識別編號檢測器之構成方塊圖。遞減型層識別編號檢測電路21 (0)-21 (4)系分別形成于三維芯片裝置1之各芯片層1(0)-1(4)上，包含減量電路22之構成與動作。本發明之一實施例中，減量電路22包含三個依序連接之全加器221、222、223，以執行3位減量運算，且每一全加器系包含二個半加器及一個OR電路。圖5系顯示本發明實施例中減量電路之1位全加器之電路構成。全加器系為一邏輯電路，其執行三個1位白努力數字(binary number)，為輸入位A、B與輸入載波Ci之加法運算，并產生2位輸出值C。及S。如圖5所示，每一全加器系由二個半加器224、225構成， 連接A與B作為第一半加器2M之輸入值，并將其總和連接至第二半加器225之輸入值與 OR電路，再連接Ci至第二半加器225之另一輸入值，獲得二個輸出值C。及S。其中，半加器系為一邏輯電路，具有二個輸入值，通常以A與B代表，與二個輸出值，其為輸出位S與載波 C0同樣地，輸出位S可為A、B及Ci之3位M)R電路，且C。可為A、B及Ci之3位多數函數。圖7系顯示本發明實施例之1位半加器之電路構成例，及圖8系顯示本發明實施例中全加器之1位半加器之眞值表。圖6系顯示減量電路之1位全加器之眞值表。如圖所示，當輸入載波Ci與輸入位 A、B皆為0，則輸出位S與載波輸出C。皆為0，或者當全部輸入載波Ci與輸入位A、B皆為1， 則輸出位S與載波輸出C。皆為1。當輸入載波Ci與輸入位A、B其中之一為1，則輸出位S 為1，而載波輸出C。為0。同時，當輸入載波Ci與輸入位A、B其中二者為1，則輸出位S為 0，而載波輸出C。為1。如圖4所示，上述1位減量電路22系由三個全加器221、222、223連接構成。第一全加器221之輸出訊號系載波輸出C。，其輸入至第二全加器222，作為第二全加器222之輸入載波Citl接著，第二全加器222之輸出訊號為載波輸出C。，并將其輸入第三全加器223，作為第三全加器223之輸入載波C”更進一步，3位層識別編號由3位A0人及A2組成，位A0 輸入至第一全加器221，位A1輸入至第二全加器222，相同地，位A2輸入至第三全加器223。 減量電路22之3位系由運算后輸出之位&、S1及&組成，第一全加器221輸出位Stl，第二全加器222輸出位S1,而第三全加器223輸出位&。圖9系顯示本發明實施例中圖4之減量電路之眞值表。相對于構成輸入之層識別編號的3位k0、A1及A2,運算輸出之3位S。S1及&如圖9所示變化。減1之減量電路依序對白努力值Ac^A1及A2執行運算，并依序輸出為白努力值^j1及&。于輸入111至000 之范圍，得到輸出110至111。圖2中，所有遞減型層識別編號檢測電路21 (0)-21 (4)分別包含前述減量電路22 之構成，且這些遞減型層識別編碼檢測電路21 (0)-21 (4)系依序連接并動作如實施例。圖 9之眞值表最下方五個數值，系分別對應為圖2之遞減型層識別編號檢測電路21 (0) -21 (4) 之減量電路22。本發明之一實施例中，由于3位Ac^A1及A2為三為芯片裝置1第一芯片層 1(0)之減量電路22的輸入值，第一層識別編號設定為4。接著，減量電路22運算所述之3 位A0、A1及A2,并傳送運算后之輸出值S。SjS2,作為三維芯片裝置1之下一芯片的輸入值，每一輸入值函數為層識別編號。因此，層識別編號，即五個減量電路22之輸入值，從4至0連續變化(白努力值組合從011至000)。接著，層識別編號4至0可分配為三維芯片裝置1 (0)-1 (4)之各芯片層。 由于層識別編號4-0分配于三維芯片裝置I(O)-I (4)之各芯片層為獨特且不同于其它(每一)芯片層，層識別編號4-0可被使用于指定所需之芯片。上述敘述系為本發明之較佳實施例。此領域之技藝者應得以領會其系用以說明本發明而非用以限定本發明所主張之專利權利范圍。其專利保護范圍當視后附之申請專利范圍及其等同領域而定。凡熟悉此領域之技藝者，在不脫離本專利精神或范圍內，所作之更動或潤飾，均屬于本發明所揭示精神下所完成之等效改變或設計，且應包含在下述之申請專利范圍內。
權利要求
1.一種三維芯片裝置，由復數個芯片堆棧，其特征在于包含復數個減量電路，其依序連接，以執行減1運算，其用以運算三維芯片裝置芯片之輸入值，并將三維芯片裝置之每一芯片層之層識別編號輸出；以及復數個凸塊，其耦合于三維芯片裝置之每一芯片層；其中，該層識別編號系以N位之組合表示，將滿足M < 2n關系之M個以分配該層識別編號的M個半導體芯片準予以堆棧。
2.根據權利要求第1項之三維芯片裝置，其特征在于其中每一該減量電路包含三個依序連接之全加器，其中每一該全加器系包含二個半加器與一個OR電路。
3.根據權利要求第1項之三維芯片裝置，其特征在于其中在依序連接之M-I個該減量電路之中，該減量電路之輸入值設定從M-I開始，以該M個減量電路之輸入值分別為M-I 至0作為該層識別編號，依序分配給該M個芯片層。
4.根據權利要求第1項之三維芯片裝置，其特征在于其中在依序連接之M個該減量電路之中，該減量電路之輸入值設定從M開始，以該M個減量電路之輸入值分別為M-I至0 作為該層識別編號，依序分配給該M個芯片層。
5.根據權利要求第1項之三維芯片裝置，其特征在于其中每一該芯片層為半導體內存芯片，用以儲存數據。
6.根據權利要求第5項之三維芯片裝置，其特征在于其中每一該半導體內存芯片除了包含內存電路以外，還包含運算電路。
7.—種三維芯片裝置之遞減式層識別編號檢測電路，其特征在于包含復數個減量電路，其依序連接，以執行減1運算，其用以運算三維芯片裝置芯片之輸入值，并將三維芯片裝置之每一芯片層之層識別編號輸出；以及復數個凸塊，其耦合于三維芯片裝置之每一芯片層；其中，該層識別編號系以N位之組合表示，將滿足M < 2n關系之M個以分配該層識別編號的M個半導體芯片準予以堆棧。
8.根據權利要求第7項之三維芯片裝置之遞減式層識別編號檢測電路，其特征在于 其中每一該減量電路包含三個依序連接之全加器。
9.根據權利要求第7項之三維芯片裝置之遞減式層識別編號檢測電路，其特征在于 其中在依序連接之M-1個該減量電路之中，該減量電路之輸入值設定從M-1開始，以該P個減量電路之輸入值分別為M-I至0作為該層識別編號，依序分配給該M個芯片層。
10.根據權利要求第7項之三維芯片裝置之遞減式層識別編號檢測電路，其特征在于 其中在依序連接之M個該減量電路之中，該減量電路之輸入值設定從M開始，以該M個減量電路之輸入值分別為M-I至0作為該層識別編號，依序分配給該M個芯片層。
全文摘要
本發明系關于一種三維芯片裝置，系以復數個相同或不同類型之芯片堆棧而成，其包含復數個減量電路，其依照順序串聯連接，以執行減1運算，用以運算三維芯片裝置芯片之輸入值，并將三維芯片裝置之每一堆棧芯片之層識別編號輸出；以及復數個凸塊，其耦合于三維芯片裝置之每一堆棧芯片。其中，所述之層識別編號系以N位之組合表示，將滿足M≤2N關系之M個以分配該層識別編號的M個半導體芯片準予以堆棧。
文檔編號H01L25/065GK102315204SQ20101028245
公開日2012年1月11日 申請日期2010年9月14日 優先權日2010年7月1日
發明者吳威震, 張孟凡, 陳銘斌 申請人:張孟凡