專利名稱：高k柵介電層的制作方法及形成mos晶體管的方法
技術領域：
本發明涉及半導體技術領域，更具體地，本發明涉及高K柵介電層的制作方法及形成MOS晶體管的方法。
背景技術：
隨著集成電路制造技術的不斷發展，MOS晶體管的特征尺寸也越來越小。在MOS 晶體管特征尺寸不斷縮小情況下，為了降低MOS晶體管柵極的寄生電容，提高器件速度，高 K柵介電層與金屬柵極的柵極疊層結構被引入到MOS晶體管中。為避免金屬柵極的柵極金屬材料對晶體管其他結構的影響，所述金屬柵極與高K 柵介電層的柵極疊層結構通常采用柵極替代(!^placement gate)工藝制作。在該工藝中， 在源漏區注入前，在待形成的柵電極位置首先形成由多晶硅構成的偽柵極，所述偽柵極用于自對準形成源漏區等工藝處理。而在形成源漏區之后，會移除所述偽柵極并在偽柵極的位置形成柵極開口，之后，再在所述柵極開口中依次填充高K柵介電層與金屬柵極。由于金屬柵極在源漏區注入完成后再進行制作，這使得后續工藝的數量得以減少，避免了柵極金屬材料不適于進行高溫處理的問題。然而，采用上述柵極替代工藝制作MOS晶體管仍存在著挑戰。隨著柵極長度的進一步縮小，這種問題更加嚴重。在該工藝形成的柵極堆疊結構中，所述柵極開口的垂直側壁上同樣覆蓋有高K柵介電層，這導致源漏區與金屬柵極間的寄生電容增加。而金屬柵極不必要的寄生電容增加會影響器件開關速度。為解決所述金屬柵極寄生電容較大的問題，美國專利US6864145公開了一種通過在柵極開口垂直側壁的柵介電層注入硅離子來降低所述柵介電層介電系數的方法。然而， 所述硅離子不僅注入在柵極開口垂直側壁的柵介電層中，還會同時注入到柵極開口底部的柵介電層中，這會破壞柵極開口底部柵介電層的介電性能，進而影響器件性能。美國專利 US7148099則公開了另一種降低柵介電層介電系數的方法。在該方法中，需要預先在柵極開口中填滿多晶硅或柵極金屬材料，之后再以一定的角度注入硅離子，由于柵極開口中有多晶硅或柵極金屬材料作阻擋，柵極開口底部柵介電層的介電性能不受注入影響。然而，所述多晶硅或柵極金屬材料同時還阻擋硅離子注入到柵極開口垂直側壁的柵介電層中，使得該位置的柵介電層僅有部分區域的介電系數得以降低，柵極寄生電容仍難以有效減小。
發明內容
本發明解決的問題是提供一種高K柵介電層的制作方法及形成MOS晶體管的方法，在不降低金屬柵極底部柵介電層介電性能的同時，有效降低了金屬柵極兩側柵介電層的介電系數，減小了柵極的寄生電容。為解決上述問題，本發明提供了一種高K柵介電層的制作方法，包括提供半導體襯底，所述半導體襯底上形成有介電保護層，所述介電保護層中形成有柵極開口，所述柵極開口使得半導體襯底露出；
在所述柵極開口中依次形成初始介電層與犧牲層，所述初始介電層與犧牲層保形覆蓋柵極開口；在所述柵極開口中垂直注入金屬離子，將柵極開口底部的初始介電層與犧牲層分別轉變為高K介電層與合金層。與現有技術相比，本發明具有以下優點高K柵介電層是通過在向柵極開口內的初始介電層注入金屬離子形成的，且所述金屬離子的注入方向垂直于柵極開口底面，這使得柵極開口垂直側壁的初始介電層不會形成具有較高介電系數的高K柵介電層，也就避免了在金屬柵極兩側形成較大的寄生電容而影響器件性能。
圖1是本發明高K柵介電層制作方法一個實施例的流程示意圖。圖2至圖6是基于本發明高K柵介電層制作方法形成MOS晶體管第一實施例的剖面示意圖。圖7至圖9是基于本發明高K柵介電層制作方法形成MOS晶體管第二實施例的剖面示意圖。圖10至圖12是基于本發明高K柵介電層制作方法形成MOS晶體管第三實施例的剖面示意圖。
具體實施例方式為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節以便于充分理解本發明，但是本發明還可以采用其他不同于在此描述的其它方式來實施，因此本發明不受下面公開的具體實施例的限制。正如背景技術部分所述，現有技術的高K柵介電層制作方法中，為了降低柵極開口垂直側壁柵介電層的介電系數，需要在所述柵介電層中注入硅離子。然而，所述硅離子的注入可能會降低柵極開口底部柵介電層的介電性能，或是由于柵極開口填充材料的阻擋而使得柵極開口垂直側壁僅有部分柵介電層的介電系數能夠被降低。針對上述問題，本發明的發明人提供了一種高K柵介電層的制作方法，在該方法中，高K柵介電層是通過在向柵極開口內的初始介電層注入金屬離子形成的，且所述金屬離子的注入方向垂直于柵極開口底面，這使得柵極開口垂直側壁的初始介電層不會形成具有較高介電系數的高K柵介電層，也就避免了在金屬柵極兩側形成較大的寄生電容。參考圖1，示出了本發明高K柵介電層制作方法一個實施例的流程，包括執行步驟S102，提供半導體襯底，所述半導體襯底上形成有介電保護層，所述介電保護層中形成有柵極開口，所述柵極開口使得半導體襯底露出；執行步驟S104，在所述柵極開口中依次形成初始介電層與犧牲層，所述初始介電層與犧牲層保形覆蓋柵極開口；執行步驟S106，在所述柵極開口中垂直注入金屬離子，將柵極開口底部的初始介電層與犧牲層分別轉變為高K介電層與合金層。所述柵極開口底部的高K介電層即為高K柵介電層。在所述高K柵介電層形成后， 需要繼續在所述柵極開口中填充金屬材料，以形成金屬柵極。接下來，結合具體的實施例，對本發明高K柵介電層的制作方法及形成MOS晶體管的方法進行進一步的說明。第一實施例圖2至圖6是本發明基于本發明高K柵介電層制作方法形成MOS晶體管第一實施例的剖面示意圖。如圖2所示，提供半導體襯底201，所述半導體襯底201上形成有介電保護層203， 所述介電保護層203覆蓋半導體襯底201表面。所述介電保護層203中還形成有柵極開口 207，所述柵極開口 207使得其底部的半導體襯底201表面露出。在本實施例中，所述柵極開口 207兩側的介電保護層中還形成有第一間隙壁205。所述第一間隙壁205采用氮化硅或其他介電材料。如圖3所示，在所述介電保護層203與柵極開口 207中依次形成初始介電層209 與犧牲層211，所述初始介電層209與犧牲層211保形覆蓋所述柵極開口 207。所述保形覆蓋是指相對于柵極開口 207的深度與寬度而言，初始介電層209與犧牲層211的厚度較小， 不會填充滿所述柵極開口 207，使得所述柵極開口 207仍保持與未形成薄膜前類似的形狀。
在本實施例中，所述初始介電層209包括氧化硅或氮氧化硅等非高K介電材料。對于所述氧化硅，可以采用化學氣相淀積方法形成；對于所述氮氧化硅，可以采用先化學氣相淀積形成氧化硅，再進行快速熱氮化(RTN)處理形成所述氮氧化硅；所述犧牲層211為多晶硅或非晶硅，采用化學氣相電極方法形成所述多晶硅或非晶硅。所述犧牲層211用于阻擋后續注入的金屬離子，避免因金屬離子注入不均勻而引起的初始介電層209的介電常數變化不均。所述初始介電層209的厚度小于6納米，所述犧牲層211的厚度為30納米至150 納米。如圖4所示，對所述半導體襯底201垂直注入金屬離子，所述金屬離子摻雜至柵極開口 207底部、以及柵極開口 207外的初始介電層209與犧牲層211中，在對應位置分別形成高K介電層213與合金層215。其中，位于柵極開口 207底部的高K介電層213即為高K 柵介電層。所述金屬離子包括Hf、Zr、La、Ti、Ta等，所述金屬離子的氧化物或氮氧化物具有高于氧化硅的介電系數。所述金屬離子的注入劑量為1E16至1E17/平方厘米，注入離子的能量為IkeV至lOkeV。之所以注入離子的能量較低，是考慮到所述注入的金屬離子需要集中于初始介電層209的位置，而較高的能量可能會使得金屬離子注入到半導體襯底201中， 并造成介電層穿通。以所述金屬離子為Hf為例，所述初始介電層209為氧化硅時，所述高K介電層213 為HfSiO，所述初始介電層209為氮氧化硅時，所述高K介電層213為HfSiON。而所述合金層215則為Si與Hf的合金。由于所述金屬離子是沿垂直于柵極開口 207的底部的方向注入的，柵極開口 207 垂直側壁上的初始介電層209并不會摻雜進金屬離子，也就不會轉變為高K介電材料。
如圖5所示，在注入金屬離子之后，移除所述合金層，以及柵極開口 207垂直側壁的犧牲層，露出初始介電層209與高K介電層213。在本實施例中，所述犧牲層為硅、所述合金層為硅與金屬材料的合金，因此，采用TMAH溶液移除所述硅或硅的合金，所述TMAH(四甲基氫氧化氨)溶液中TMAH的質量分數為10%至30%。接著，采用快速熱氧化(RTO)和/或快速熱氮化(RTN)在所述初始介電層209及高K介電層213上形成緩沖介電層217。在本實施例中，所述快速熱氧化及快速熱氮化的反應溫度為800攝氏度至1100攝氏度，反應時間為30秒至3分鐘。經過所述快速熱氧化和 /或快速熱氮化處理后，形成的緩沖介電層217為氧化硅、氮化硅或氮氧化硅，厚度小于20 納米。具體而言，采用快速熱氧化形成的緩沖介電層217為氧化硅，采用快速熱氮化形成的緩沖介電層217為氮化硅，采用快速熱氧化與快速熱氮化形成的緩沖介電層217為氮氧化娃。如圖6所示，在所述柵極開口中填充金屬材料以形成金屬柵極219。在本實施例中，所述柵極金屬材料可以采用W、Co、Cu或其他金屬材料。上述工藝執行后，形成了具有高K柵介電層與金屬柵極的柵極結構，所述金屬柵極兩側的柵介電層具有較低的介電系數，從而減小了柵極寄生電容，提高了器件性能。第二實施例如圖4所示，在金屬離子注入之后，柵極開口 207中形成了高K介電層213與合金層215。與本發明第一實施例有所不同，在第二實施例中，所述合金層215以及犧牲層211 無需去除，而是利用這兩種材料繼續制作金屬硅化物。相應的，所述形成MOS晶體管的方法如下圖7至圖9是本發明基于本發明高K柵介電層制作方法形成MOS晶體管第二實施例的剖面示意圖。其中，圖7的制作方法是在圖2至圖4的流程之后實施的，所述圖2至圖 4的處理流程不再贅述。如圖7所示，所述半導體襯底201上形成有介電保護層203，所述介電保護層層 203中形成有露出半導體襯底201的柵極開口 207，所述柵極開口 207的垂直側壁上形成有初始介電層209及犧牲層211，所述柵極開口 207的底部與介電保護層203上還形成有高K 介電層213與合金層215。接著，在所述合金層215與犧牲層211上形成金屬層321，所述金屬層321包括Ti、 Ta、Ni、Co或其他金屬材料。如圖8所示，對所述半導體襯底201進行快速退火處理。所快速退火處理使得金屬層與其下含硅的合金層及犧牲層反應，形成金屬硅化物323，所述金屬硅化物323覆蓋整個柵極開口 207，所述金屬硅化物323用于作為調節MOS晶體管閾值電壓的功函數金屬層。如圖9所示，在所述柵極開口中填充柵極金屬材料以形成金屬柵極319。在本實施例中，所述柵極金屬材料可以采用W、Co、Cu或其他金屬材料。第三實施例如圖4所示，在金屬離子注入之后，柵極開口 207中形成了高K介電層213與合金層215。與本發明第一實施例有所不同，在第三實施例中，可以利用類似間隙壁的形成工藝進一步增大所述柵極開口 207垂直側壁位置的介電層厚度，以降低柵極寄生電容。相應的， 所述形成MOS晶體管的方法如下
圖10至圖12是基于本發明高K柵介電層制作方法形成MOS晶體管第三實施例的剖面示意圖。其中，圖10的制作方法是在圖2至圖4的流程之后實施的，所述圖2至圖4 的處理流程不再贅述。如圖10所示，在金屬離子垂直注入之后，移除犧牲層與合金層。之后，在所述高K 介電層213與初始介電層209上繼續形成襯墊層425，所述襯墊層425保形覆蓋所述柵極開口 207。在本實施例中，所述襯墊層425采用氧化硅或氮氧化硅，厚度小于10納米。接著，如圖11所示，在襯墊層425上繼續形成間隙壁介電層，所述間隙壁介電層保形覆蓋柵極開口 207，所述間隙壁介電層可以采用氮化硅。之后，對所述間隙壁介電層進行各向同性干法刻蝕，移除柵極開口 207底部與柵極開口 207外的間隙壁介電層，在所述柵極開口 207的垂直側壁形成第二間隙壁427。所述第二間隙壁427將柵極開口 207的寬度進一步縮小，從而使得后續形成的金屬柵極與源漏區的間距進一步增大，進而使得柵極寄生電容得以減小。如圖12所示，在所述柵極開口中填充柵極金屬材料以形成金屬柵極419，所述金屬柵極419的兩側與第二間隙壁427相連接。在本實施例中，所述柵極金屬材料可以采用 W、Co、Cu或其他金屬材料。雖然本發明已以較佳實施例披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。
權利要求
1.一種高K柵介電層的制作方法，其特征在于，包括提供半導體襯底，所述半導體襯底上形成有介電保護層，所述介電保護層中形成有柵極開口，所述柵極開口使得半導體襯底露出；在所述柵極開口中依次形成初始介電層與犧牲層，所述初始介電層與犧牲層保形覆蓋柵極開口 ；在所述柵極開口中垂直注入金屬離子，將柵極開口底部的初始介電層與犧牲層分別轉變為高K介電層與合金層。
2.如權利要求1所述的制作方法，其特征在于，所述初始介電層包括氧化硅或氮氧化娃。
3.如權利要求2所述的制作方法，其特征在于，所述初始介電層的厚度小于6納米。
4.如權利要求1所述的制作方法，其特征在于，所述犧牲層采用多晶硅或非晶硅。
5.如權利要求4所述的制作方法，其特征在于，所述犧牲層的厚度為30納米至150納米。
6.如權利要求1所述的制作方法，其特征在于，所述注入的金屬離子包括Hf、Zr、La、 Ti 或 Ta。
7.如權利要求.1所述的制作方法，其特征在于，所述金屬離子的注入條件為注入劑量1E16至1E17/平方厘米，注入能量為IkeV至lOkeV。
8.一種應用權利要求1的制作方法形成MOS晶體管的方法，包括在形成高K介電層與合金層后，移除所述柵極開口中的犧牲層與合金層，露出高K介電層與初始介電層； 在所述柵極開口中填充柵極金屬材料以形成金屬柵極。
9.如權利要求8所述的形成MOS晶體管的方法，其中，在形成所述金屬柵極前，還包括 在所述高K介電層與初始介電層上形成緩沖介電層，所述緩沖介電層保形覆蓋所述柵極開
10.如權利要求9所述的形成MOS晶體管的方法，其中，所述緩沖介電層采用氧化硅或氮氧化硅。
11.如權利要求10所述的形成MOS晶體管的方法，其中，所述緩沖介電層為氧化硅時， 采用快速熱氧化的方法形成所述氧化硅；所述緩沖介電層為氮氧化硅時，采用先快速熱氧化再快速熱氮化的方法形成所述氮氧化硅。
12.如權利要求8至11任一項所述的形成MOS晶體管的方法，其中，所述金屬柵極采用 W、Co或Cu形成。
13.一種應用權利要求4的制作方法形成MOS晶體管的方法，包括在形成高K介電層與合金層后，在所述犧牲層與合金層上形成金屬層；對所述半導體襯底進行快速退火處理，使得所述犧牲層與合金層轉變為金屬硅化物； 在所述柵極開口中填充柵極金屬材料以形成金屬柵極。
14.如權利要求12所述的形成MOS晶體管的方法，其中，所述金屬層包括Ti、Ta、Ni或Co0
15.如權利要求13或14所述的形成MOS晶體管的方法，其中，所述金屬柵極采用W、Co或Cu形成。
16.一種應用權利要求1的制作方法形成MOS晶體管的方法，包括在形成高K介電層與合金層后，移除所述柵極開口中的犧牲層與合金層，露出高K介電層與初始介電層； 在所述高K介電層與初始介電層上依次形成襯墊層與間隙壁介電層； 各向異性刻蝕所述間隙壁介電層，移除柵極開口外與柵極開口底部的間隙壁介電層， 在柵極開口的垂直側壁形成第二間隙壁。
17.如權利要求14所述的形成MOS晶體管的方法，其中，所述襯墊層包括氧化硅或氮氧化硅，所述間隙壁介電層采用氮化硅。
18.如權利要求16或17所述的形成MOS晶體管的方法，其特征在于，所述金屬柵極采用W、Co或Cu形成。
全文摘要
本發明涉及高K柵介電層的制作方法及形成MOS晶體管的方法，包括提供半導體襯底，所述半導體襯底上形成有介電保護層，所述介電保護層中形成有柵極開口，所述柵極開口使得半導體襯底露出；在所述柵極開口中依次形成初始介電層與犧牲層，所述初始介電層與犧牲層保形覆蓋柵極開口；在所述柵極開口中垂直注入金屬離子，將柵極開口底部的初始介電層與犧牲層分別轉變為高K介電層與合金層。本發明通過在向柵極開口內的初始介電層注入金屬離子形成高K柵介電層，且所述金屬離子的注入方向垂直于柵極開口底面，這使得柵極開口垂直側壁的初始介電層不會形成具有較高介電系數的高K柵介電層，也就避免了在金屬柵極兩側形成較大的寄生電容而影響器件性能。
文檔編號H01L21/336GK102386079SQ20101027517
公開日2012年3月21日 申請日期2010年9月2日 優先權日2010年9月2日
發明者三重野文健 申請人:中芯國際集成電路制造(上海)有限公司