專利名稱：混合溝道半導體器件及其形成方法
技術領域：
本發明涉及半導體器件及半導體制造領域，特別涉及一種混合溝道半導體器件及其形成方法。
背景技術：
經研究發現，在半導體器件中(以采用硅襯底為例)，電子(electron)在晶面指數(indices of crystal face)為(100)的硅襯底中的遷移率較高，而空穴(hole)在晶面指數為(110)的硅襯底中的遷移率較高。而當前的超大規模集成電路技術中的主導技術為 CMOS工藝，CMOS工藝需要在同一襯底上形成PMOS晶體管和NMOS晶體管，因此，為了改善器件性能，提高整個電路的響應速度，需要在同一襯底上集成晶面指數為(100)和(110)的兩種硅表面，從而在晶面指數為(100)的硅襯底上形成NMOS晶體管，在晶面指數為(110)的硅襯底上形成PMOS晶體管，即混合溝道半導體器件(Hybrid Silicon Channel Device)。圖1至圖4示出了現有技術的一種混合溝道半導體器件的形成方法。如圖1所示，提供第一半導體層10，所述第一半導體層10為單晶硅，其晶面指數為 (100)，所述第一半導體層10上形成有第二半導體層11，所述第二半導體層11是通過直接硅鍵合(DSB，Direct Silicon Bonded)技術形成于所述第一半導體層10上的，其材料也是單晶硅，其晶面指數為(110)。所述第一半導體層10包括區域I、區域II和區域III，其中，區域I和區域III中形成有P阱(P-well)(圖中未示出)，區域II中形成有N阱(N-well)(圖中未示出)，相鄰區域相接的部分形成有淺溝槽隔離區(STI，Shallow Trench Isolation) 12.如圖2所示，在所述區域II中的第二半導體層11上形成掩膜圖形13，所述掩膜圖形13可以是光刻膠圖形或硬掩膜圖形，以所述掩膜圖形13為掩膜，對所述第二半導體層11 進行離子轟擊，使所述區域I和區域III中的第二半導體層11非晶化，形成非晶硅層11a。如圖3所示，使用固相外延(SPE, Solid Phase Epitaxy)工藝將所述區域I和區域III中的非晶硅層轉化為單晶硅層11b，所述單晶硅層lib具有和第一半導體層10相同的晶面指數，即(100)。至此，所述第一半導體層10表面的區域I和區域III中的單晶硅層lib 的晶面指數為(100)，區域II中的第二半導體層11的晶面指數為(110)。如圖4所示，之后，使用現有技術中常規的CMOS工藝，在所述區域I和區域III中形成NMOS晶體管14和16，在所述區域II中形成PMOS晶體管15。關于上述方法的更多說明請參見發表于“Electron Devices Meeting, 2006. IEDM' 06. International” 的學術論文“Direct Silicon Bonded(DSB) Substrate Solid Phase Epitaxy(SPE) Integration Scheme Study for High Performance Bulk CMOS",% 一作者為 Haizhou Yin。但是，上述方法在對圖2中所示的第二半導體層11進行離子轟擊進行非晶化時， 會對所述區域I和區域III中的非晶硅Ila層造成損傷從而引入缺陷，在重新晶化形成圖3 中所示的單晶硅層lib之后，該缺陷仍然會存在。如果該缺陷位于圖4中所示的NMOS晶體管14和16的溝道區域中，則會影響NMOS晶體管14和16的性能。
發明內容
本發明解決的問題是提供混合溝道半導體器件及其形成方法，減少溝道區域中的缺陷，改善器件性能。為解決上述問題，本發明提供了一種混合溝道半導體器件的形成方法，包括提供第一半導體層，所述第一半導體層包括NMOS區域和PMOS區域，所述第一半導體層的表面覆蓋有第二半導體層，所述第一半導體層和第二半導體層中的一個對電子的傳導率高于對空穴的傳導率，所述第一半導體層和第二半導體層中的另一個對空穴的傳導率高于對電子的傳導率；在所述NMOS區域的第二半導體層上形成第一偽柵結構，在所述PMOS區域的第二半導體層上形成第二偽柵結構，并在所述第一偽柵結構兩側的第二半導體層和第一半導體層內形成第一源區和第一漏區，在所述第二偽柵結構兩側的第二半導體層和第一半導體層內形成第二源區和第二漏區，所述第一源區和第一漏區的摻雜類型為N型，所述第二源區和第二漏區的摻雜類型為P型；在所述第二半導體層上形成層間介質層并平坦化，所述層間介質層覆蓋所述第二半導體層且其表面與所述第一偽柵結構和第二偽柵結構的表面齊平；去除所述第一偽柵結構，形成第一開口，去除所述第二偽柵結構，形成第二開口 ；在所述第一開口中形成第一柵極結構，在所述第二開口中形成第二柵極結構，所述第一柵極結構填滿所述第一開口，所述第二柵極結構填滿所述第二開口，且所述第一柵極結構形成在所述第一半導體層和第二半導體層中對電子的傳導率較高的一個上，所述第二柵極結構形成在所述第一半導體層和第二半導體層中對空穴的傳導率較高的一個上。可選的，所述第二半導體層的厚度為3nm至10nm。可選的，所述第一半導體層的晶面指數為(100)，所述第二半導體層的晶面指數為 (110)。可選的，所述在所述第一開口中形成第一柵極結構，在所述第二開口中形成第二柵極結構包括去除所述第一開口底部的第二半導體層，暴露出所述第一半導體層； 在所述第一開口中形成第一柵極結構，在所述第二開口中形成第二柵極結構。可選的，在形成所述第一柵極結構和第二柵極結構之前，所述混合溝道半導體器件的形成方法還包括在所述第一開口底部形成第三半導體層，所述第三半導體層的表面與所述第二半導體層的表面齊平，所述第三半導體層具有和第一半導體層相同的晶面指數。可選的，所述去除所述第一開口底部的第二半導體層包括形成掩膜層，覆蓋所述第一開口和第二開口的底部；對所述掩膜層進行圖形化，定義出所述第一開口的圖形；以圖形化后的掩膜層為掩膜進行刻蝕，去除所述第一開口底部的第二半導體層；去除所述圖形化后的掩膜層。可選的，所述第一半導體層的晶面指數為(110)，所述第二半導體層的晶面指數為 (100)。
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可選的，所述在所述第一開口中形成第一柵極結構，在所述第二開口中形成第二柵極結構包括去除所述第二開口底部的第二半導體層，暴露出所述第一半導體層； 在所述第一開口中形成第一柵極結構，在所述第二開口中形成第二柵極結構。可選的，在形成所述第一柵極結構和第二柵極結構之前，還包括在所述第二開口底部形成第三半導體層，所述第三半導體層的表面與所述第二半導體層的表面齊平，所述第三半導體層具有和第一半導體層相同的晶面指數。可選的，所述去除所述第二開口底部的第二半導體層包括形成掩膜層，覆蓋所述第一開口和第二開口的側壁和底部，并覆蓋所述層間介質層的表面；對所述掩膜層進行圖形化，定義出所述第二開口的圖形；以圖形化后的掩膜層為掩膜進行刻蝕，去除所述第二開口底部的第二半導體層；去除所述圖形化后的掩膜層。可選的，采用濕法刻蝕去除所述第二半導體層。可選的，所述濕法刻蝕中的刻蝕溶液為四甲基氫氧化銨溶液。可選的，所述第一半導體層和第二半導體層的材料相同，選自單晶硅、鍺、鍺硅或 III- V族化合物。可選的，所述第一半導體層和第二半導體層的材料不同，所述第一半導體層的材料選自單晶硅、鍺、鍺硅或III-V族化合物中的一種，所述第二半導體層的材料選自單晶硅、鍺、鍺硅或III- V族化合物中的另一種。為解決上述問題，本發明提供了一種混合溝道半導體器件，包括第一半導體層和覆蓋在所述第一半導體層上的第二半導體層，所述第一半導體層包括NMOS區域和PMOS區域，所述第一半導體層和第二半導體層中的一個對電子的傳導率高于對空穴的傳導率，所述第一半導體層和第二半導體層中的另一個對空穴的傳導率高于對電子的傳導率；第一柵極結構，形成于所述NMOS區域中第一半導體層和第二半導體層中對電子的傳導率較高的一個上；第二柵極結構，形成于所述PMOS區域中第一半導體層和第二半導體層中對空穴的傳導率較高的一個上；第一源區和第一漏區，形成于所述NMOS區域中第一柵極結構兩側的第二半導體層和第一半導體層內，摻雜類型為N型；第二源區和第二漏區，形成于所述PMOS區域中第二柵極結構兩側的第二半導體層和第一半導體層內，摻雜類型為P型。可選的，所述第二半導體層的厚度為3nm至10nm。可選的，所述第一半導體層的晶面指數為(100)，所述第二半導體層的晶面指數為 (110)，所述第一柵極結構形成于所述第一半導體層上，所述第二柵極結構形成于所述第二半導體層上。可選的，所述混合溝道半導體器件還包括第三半導體層，形成于所述第一柵極結構和第一半導體層之間，所述第三半導體層的表面與所述第二半導體層的表面齊平，所述第三半導體層具有和第一半導體層相同的晶面指數。可選的，所述第一半導體層的晶面指數為(110)，所述第二半導體層的晶面指數為 (100)，所述第一柵極結構形成于所述第二半導體層上，所述第二柵極結構形成于所述第一半導體層上。可選的，所述混合溝道半導體器件還包括第三半導體層，形成于所述第二柵極結構和第一半導體層之間，所述第三半導體層的表面與所述第二半導體層的表面齊平，所述第三半導體層具有和第一半導體層相同的晶面指數。可選的，所述第一半導體層和第二半導體層的材料相同，選自單晶硅、鍺、鍺硅或 III- V族化合物。可選的，所述第一半導體層和第二半導體層的材料不同，所述第一半導體層的材料選自單晶硅、鍺、鍺硅或III-V族化合物中的一種，所述第二半導體層的材料選自單晶硅、鍺、鍺硅或III- V族化合物中的另一種。與現有技術相比，本發明的技術方案有如下優點本技術方案使用表面覆蓋有第二半導體層的第一半導體層，其中第一半導體層和第二半導體層中的一個對電子的傳導率高于對空穴的傳導率，另一個對空穴的傳導率高于對電子的傳導率，之后，將某一區域中的第二半導體層去除，使對電子的傳導率高于對空穴的傳導率的區域和對空穴的傳導率高于對電子的傳導率的區域均得以暴露，再之后，將對電子的傳導率高于對空穴的傳導率的區域作為溝道區形成NMOS晶體管，將對空穴的傳導率高于對電子的傳導率的區域作為溝道區形成PMOS晶體管，使得PMOS晶體管和NMOS晶體管中的載流子都具有較高的遷移率，利于減少溝道區中的缺陷、改善了器件性能。
圖1至圖4是現有技術的一種混合溝道半導體器件的形成方法中各中間結構的剖面圖；圖5是本發明混合溝道半導體器件的形成方法實施例的流程示意圖；圖6至圖16是本發明混合溝道半導體器件的形成方法實施例的各中間結構的剖面圖。
具體實施例方式現有技術的混合溝道半導體器件的形成方法中，通過離子轟擊將第二半導體層非晶化，之后使用固相外延將非晶化的區域進行晶化，實現晶面指數的改變。但是該方法在離子轟擊的過程中，會在第二半導體層中引入缺陷，該缺陷會影響后續形成在其上的MOS晶體管的性能。本技術方案使用表面覆蓋有第二半導體層的第一半導體層，其中第一半導體層和第二半導體層中的一個對電子的傳導率高于對空穴的傳導率，另一個對空穴的傳導率高于對電子的傳導率，之后，將某一區域中的第二半導體層去除，使對電子的傳導率高于對空穴的傳導率的區域和對空穴的傳導率高于對電子的傳導率的區域均得以暴露，再之后，將對電子的傳導率高于對空穴的傳導率的區域作為溝道區形成NMOS晶體管，將對空穴的傳導率高于對電子的傳導率的區域作為溝道區形成PMOS晶體管，使得PMOS晶體管和NMOS晶體管中的載流子都具有較高的遷移率，利于減少溝道區中的缺陷、改善了器件性能。為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。在以下描述中闡述了具體細節以便于充分理解本發明。但是本發明能夠以多種不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣。因此本發明不受下面公開的具體實施方式
的限制。圖5示出了本發明實施例的混合溝道半導體器件的形成方法的流程示意圖，如圖 5所示，包括步驟S21，提供第一半導體層，所述第一半導體層包括NMOS區域和PMOS區域，所述第一半導體層的表面覆蓋有第二半導體層，所述第一半導體層和第二半導體層中的一個對電子的傳導率高于對空穴的傳導率，所述第一半導體層和第二半導體層中的另一個對空穴的傳導率高于對電子的傳導率；步驟S22，在所述NMOS區域的第二半導體層上形成第一偽柵結構，在所述PMOS區域的第二半導體層上形成第二偽柵結構，并在所述第一偽柵結構兩側的第二半導體層和第一半導體層內形成第一源區和第一漏區，在所述第二偽柵結構兩側的第二半導體層和第一半導體層內形成第二源區和第二漏區，所述第一源區和第一漏區的摻雜類型為N型，所述第二源區和第二漏區的摻雜類型為P型；步驟S23，在所述第二半導體層上形成層間介質層并平坦化，所述層間介質層覆蓋所述第二半導體層且其表面與所述第一偽柵結構和第二偽柵結構的表面齊平；步驟S24，去除所述第一偽柵結構，形成第一開口，去除所述第二偽柵結構，形成第二開口 ；步驟S25，在所述第一開口中形成第一柵極結構，在所述第二開口中形成第二柵極結構，所述第一柵極結構填滿所述第一開口，所述第二柵極結構填滿所述第二開口，且所述第一柵極結構形成在所述第一半導體層和第二半導體層中對電子的傳導率較高的一個上， 所述第二柵極結構形成在所述第一半導體層和第二半導體層中對空穴的傳導率較高的一個上。下面結合圖5和圖6至圖16對本發明實施例的混合溝道半導體器件的形成方法進行詳細說明。參考圖5和圖6，執行步驟S21，提供第一半導體層，所述第一半導體層包括NMOS 區域和PMOS區域，所述第一半導體層的表面覆蓋有第二半導體層，且所述第一半導體層和第二半導體層中的一個對電子的傳導率高于對空穴的傳導率，所述第一半導體層和第二半導體層中的另一個對空穴的傳導率高于對電子的傳導率。具體的，提供第一半導體層20，所述第一半導體層20為半導體材料，可以是單晶硅、鍺、鍺硅或III-V族化合物中的一種，還可以是絕緣體上硅(SOI，Silicon On Insulator)結構或硅上外延層結構。所述第一半導體層20包括NMOS區域I和PMOS區域 II，所述第一半導體層20的表面覆蓋有第二半導體層21。所述第二半導體層21可以通過直接硅鍵合技術形成于所述第一半導體層20上，其厚度為3nm至lOnm，如5nm或8nm，其材料可以與第一半導體層20的材料相同，也可以不同，如采用單晶硅、鍺、鍺硅或III-V族化合物中的另一種。本實施例中，所述第一半導體層20為單晶硅材質的晶圓，所述第二半導體層21為通過直接硅鍵合形成在晶圓上的單晶硅層。另外，在其他具體實施例中，所述第一半導體層20也可以是形成在晶圓上的前述材料構成的薄膜，所述第二半導體層21通過直接硅鍵合形成在所述第一半導體層20上，作為示例，其組合方式可以為單晶硅材質的第一半導體層20和鍺硅材質的第二半導體層21，或鍺硅材質的第一半導體層20和鍺硅材質的第二半導體層21，等等，其中采用鍺硅材料利于使形成的半導體器件具有更高的載流子遷移率。所述第一半導體層20和第二半導體成21中的一個對電子的傳導率高于對空穴的傳導率，另一個對空穴的傳導率高于對電子的傳導率。本實施例中，第一半導體層20的晶面指數為(100)，對電子的傳導率較高；第二半導體層21的晶面指數為(110)，對空穴的傳導率較高。所述NMOS區域I中的第二半導體層21和第一半導體層20內還形成有P阱 (圖中未示出)，所述PMOS區域II中的第二半導體層21和第一半導體層20內還形成有N 阱(圖中未示出)。在其他實施例中，第一半導體層20的晶面指數可以為(110)，第二半導體層21的晶面指數可以為(100)。參考圖5、圖7和圖8，執行步驟S22，在所述NMOS區域的第二半導體層上形成第一偽柵結構，在所述PMOS區域的第二半導體層上形成第二偽柵結構，并在所述第一偽柵結構兩側的第二半導體層和第一半導體層內形成第一源區和第一漏區，在所述第二偽柵結構兩側的第二半導體層和第一半導體層內形成第二源區和第二漏區，所述第一源區和第一漏區的摻雜類型為N型，所述第二源區和第二漏區的摻雜類型為P型。如圖7所示，首先，在所述NMOS區域I和PMOS區域II之間形成淺溝槽隔離區22 ； 之后，分別在所述NMOS區域I和PMOS區域II的第二半導體層21上形成第一偽柵結構23 和第二偽柵結構24，其中，第一偽柵結構23包括介質層23a和位于其上的偽柵電極23b，所述第二偽柵結構24包括介質層24a和位于其上的偽柵電極24b，所述介質層23a和介質層 24a的材料可以是氧化硅、氮化硅等，其形成過程是可選的，在其他實施例中，所述第一偽柵結構23也可以僅包括偽柵電極23b，相應的，所述第二偽柵結構24也可以僅包括偽柵電極 24b ；隨后，對所述NMOS區域I中的第二半導體層21和第一半導體層20進行第一輕摻雜離子注入，其注入的離子類型為N型，如磷離子、砷離子，對所述PMOS區域II中的第二半導體層21和第一半導體層20進行第二輕摻雜離子注入，其注入的離子類型為P型，如硼離子， 從而在所述第一偽柵結構23兩側形成第一輕摻雜區25a，在所述第二偽柵結構24兩側形成第二輕摻雜區26a。如圖8所示，在所述第一偽柵結構23的側壁上形成第一側墻27，在所述第二偽柵結構24的側壁上形成第二側墻28。之后，本實施例中還在所述第一偽柵結構23和第二偽柵結構24上分別形成帽層(cap layer) 29。作為一個優選的實施例，本實施例中的第一側墻27、第二側墻28和帽層29是同時形成的，具體的，首先形成介質材料層(圖中未示出)， 覆蓋所述第二半導體層21、第一偽柵結構23和第二偽柵結構24，本實施例中所述介質材料層的材料可以為氮化硅、氧化硅、氮氧化硅等，形成方法可以為化學氣相沉積(CVD)或是原子層沉積(ALD)；之后，在所述第一偽柵結構23和第二偽柵結構24上形成光刻膠圖形(圖中未示出)，并以所述光刻膠圖形為掩膜進行刻蝕，得到所述第一側墻27、第二側墻28和帽層29，最后將所述光刻膠圖形去除。當然，在其他實施例中，也可以在形成第一側墻27和第二側墻28之后，單獨形成所述帽層29。在形成所述第一側墻27和第二側墻28之后，對所述NMOS區域I中的第二半導體層21和第一半導體層20進行第一源漏注入，對所述PMOS 區域II中的第二半導體層21和第一半導體層20進行第二源漏注入，所述第一源漏注入的離子類型與所述第一輕摻雜離子注入相同，也為N型，所述第二源漏注入的離子類型與所述第二輕摻雜離子注入相同，也為P型，從而在所述第一側墻27兩側形成第一源漏摻雜區 25b，在所述第二側墻28兩側形成第二源漏摻雜區26b。所述第一輕摻雜區25a和第一源漏摻雜區25b共同構成了所述第一源區和第一漏區，所述第二輕摻雜區26a和第二源漏摻雜區26b共同構成了所述第二源區和第二漏區。其中，所述第一源漏注入和第二源漏注入的注入離子劑量大于所述第一輕摻雜注入和第二輕摻雜注入，一般可以大2至3個數量級。需要說明的是，所述第一側墻27、第二側墻28和帽層29的形成過程是可選的，在其他實施例中，也可以不形成所述第一側墻27、第二側墻28以及帽層29，而是分別以所述第一偽柵結構23和第二偽柵結構24為掩膜，直接對所述第二半導體層21和第一半導體層 20進行源漏離子注入，形成所述第一源區、第一漏區和第二源區、第二漏區。參考圖5和圖9至圖11，執行步驟S23，在所述第二半導體層上形成層間介質層并平坦化，所述層間介質層覆蓋所述第二半導體層且其表面與所述第一偽柵結構和第二偽柵結構的表面齊平。本文件中，術語“齊平”意指二者的高度差在工藝誤差允許的范圍內。如圖9所示，在所述第二半導體層21上形成層間介質層30，所述層間介質層30的材料可以為摻雜或未摻雜的氧化硅玻璃，如硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、磷硅玻璃 (PSG)或低介電常數(low k)材料等，本實施例中優選為摻雜的氧化硅玻璃，其形成方法為化學氣相沉積，所述層間介質層30覆蓋所述第二半導體層21、第一側墻27、第二側墻28以及帽層29。如圖10所示，對所述層間介質層30進行平坦化，如化學機械拋光(CMP)，至暴露所述帽層29。本實施例中具體通過終點檢測(End Point)技術，使得化學機械拋光停在所述帽層29的表面。如圖11所示，對所述層間介質層30和帽層進行平坦化，至暴露出所述第一偽柵結構23和第二偽柵結構24的頂部，所述平坦化過程同樣采用化學機械拋光。本步驟的拋光過程可以通過終點檢測或是拋光厚度來控制，以減少對第一偽柵結構23和第二偽柵結構 24的過拋。同時結合圖10，由于所述第一偽柵結構23和第二偽柵結構24的頂部形成有帽層 29，因此，在平坦化過程中，可以通過兩步拋光過程來控制拋光厚度，減少對第一偽柵結構 23和第二偽柵結構24造成的過拋。需要說明的是，如果之前的步驟中并沒有形成所述帽層 29，則可以直接對所述層間介質層30進行平坦化，至暴露出所述第一偽柵結構23和第二偽柵結構24的頂部。參考圖5和圖12，執行步驟S24，去除所述第一偽柵結構，形成第一開口，去除所述第二偽柵結構，形成第二開口。具體的，如圖12所示，將所述第一偽柵結構和第二偽柵結構去除后，分別在其原位置形成第一開口 31和第二開口 32，所述第一開口 31和第二開口 32 的底部暴露出所述第二半導體層21。去除的過程可以是首先去除所述第一偽柵結構和第二偽柵結構中的偽柵電極，之后再去除偽柵電極下方的介質層；也可以僅去除所述偽柵電極。 若所述第一偽柵結構和第二偽柵結構中僅包括偽柵電極，則可以一步去除。參考圖5和圖13至圖16，執行步驟S25，在所述第一開口中形成第一柵極結構，在所述第二開口中形成第二柵極結構，所述第一柵極結構填滿所述第一開口，所述第二柵極結構填滿所述第二開口，且所述第一柵極結構形成在所述第一半導體層和第二半導體層中對電子的傳導率較高的一個上，所述第二柵極結構形成在所述第一半導體層和第二半導體層中對空穴的傳導率較高的一個上。參考圖13，形成掩膜層，覆蓋所述第一開口 31和第二開口 32的側壁和底部以及所述層間介質30的表面，并對所述掩膜層進行刻蝕，形成圖形化后的掩膜層33，以定義出所述第一開口 31的圖形。所述掩膜層的材料可以是氧化硅、氮化硅等介質材料，也可以是旋涂形成的光刻膠層。具體的，本實施例中，所述圖形化后的掩膜層33覆蓋PMOS區域II，暴露出NMOS區域I。參考圖14，以圖形化后的掩膜層為掩膜進行刻蝕，去除所述第一開口 31底部的第二半導體層21，暴露出所述第一半導體層20，之后去除所述圖形化后的掩膜層。本實施例中，去除第一開口 31底部的所述第二半導體層21的方法為選擇性的濕法刻蝕，刻蝕溶液可為四甲基氫氧化銨(TMAH)溶液。由于采用的是選擇性的濕法刻蝕，因而刻蝕過程對所述開口 31底部的第二半導體層21造成的損傷較輕。另外，在其他實施例中，也可以采用干法刻蝕，如反應離子刻蝕(RIE)，采用干法刻蝕對第二半導體層21造成的損傷比背景技術中提及的離子注入實現非晶化的方法小，而采用濕法刻蝕對第二半導體層21造成的損傷比干法刻蝕造成的損傷更小。由于后續的工藝過程中，所述開口 31底部的第二半導體層21將作為NMOS晶體管的溝道區，減少其中的損傷和缺陷將明顯改善器件性能。參考圖15，首先形成柵介質材料層(圖中未示出，且在去除偽柵電極后未去除柵介質層的實施例中，無需此步驟)，覆蓋所述第一開口和第二開口的側壁和底部以及所述層間介質層30，所述柵介質材料層的材料為高介電常數(high-k)材料，如Hf02、HFSi0、Hf0N、 La203、LaA10、Al203、Zr02、ZrSi0、Ti02或Y2O3中的一種或幾種的組合，其形成方法為化學氣相沉積或原子層沉積；之后，形成柵電極材料層(圖中未示出)，覆蓋所述柵介質材料層并填滿所述第一開口和第二開口，所述柵電極材料層的材料為金屬，如鎢(W)、鋁(Al)、鈦(Ti)、 鈷(Co)或鎳(Ni)等，在形成所述柵電極之前，在所述柵介質層上預先形成功函數金屬層， 所述功函數金屬層材料為TiN、TiAlN, TaN, TaAlN或TaC中的一種或幾種的組合；接下來， 對所述柵電極材料層和柵介質材料層進行平坦化，暴露出所述層間介質層30的表面，分別形成第一柵極結構33和第二柵極結構34，所述第一柵極結構33包括柵介質層33a和柵電極33b，所述第二柵極結構34包括柵介質層34a和柵電極34b。另外，參考圖16，在去除所述第一開口底部的所述第二半導體層的實施例中，在形成所述第一柵極結構33和第二柵極結構34之前，還可以在所述第一開口底部形成第三半導體層35，所述第三半導體層35的形成方法可以是外延生長，所述第三半導體層35的表面與所述第二半導體層21的表面齊平，所述第三半導體層35具有和第一半導體層20相同的晶面指數，本實施例中具體為(100)，對電子有著較高的傳導率，因此所述第三半導體層35 作為NMOS晶體管的溝道區，同樣可以改善NMOS晶體管的載流子遷移率。同理，在其他實施例中，在去除所述第二開口底部的所述第二半導體層時，在形成所述第一柵極結構33和第二柵極結構34之前，還可以在所述第二開口底部形成第三半導體層35，所述第三半導體層 35具有和第一半導體層20相同的晶面指數，在該實施例中具體為(110)，對空穴有著較高的傳導率，因此所述第三半導體層35作為PMOS晶體管的溝道區，同樣可以改善PMOS晶體
12管的載流子遷移率。所述第三半導體層35的表面與第二半導體層21的表面齊平，彌補了所述第一柵極結構33中的柵電極33b和第二柵極結構34中的柵電極34b的高度差，使得柵電極33b和柵電極34b的高度相同，從而提高了器件的一致性(uniformity)，改善了器件的性能。至此，本實施例中形成的混合溝道半導體器件如圖15所示，包括第一半導體層 20以及覆蓋在其上的第二半導體層21，所述第一半導體層和第二半導體層中的一個對電子的傳導率高于對空穴的傳導率，所述第一半導體層和第二半導體層中的另一個對空穴的傳導率高于對電子的傳導率，本實施例中，所述第一半導體層20的晶面指數為(100)，所述第二半導體層的晶面指數為(110)；第一柵極結構33，形成于所述NMOS區域I中的第一半導體層20上；第二柵極結構34，形成于所述PMOS區域II中的第二半導體層21上；第一源區和第一漏區，形成于所述第一柵極結構33兩側的第二半導體層21和第一半導體層20內， 摻雜類型為N型；第二源區和第二漏區，形成于所述第二柵極結構34兩側的第二半導體層 21和第一半導體層20內，摻雜類型為P型；另外，本實施例中的混合溝道半導體器件還包括淺溝槽隔離區22，形成于所述NMOS區域I和PMOS區域II之間的第二半導體層21和第一半導體層20內；形成于所述第一柵極結構33側壁的第一側墻27和形成于所述第二柵極結構34側壁的第二側墻28。其中，所述第一源區和第一漏區包括位于所述第一側墻27下方的第二半導體層21和第一半導體層20內的第一輕摻雜區25a和位于所述第一側墻27兩側的第二半導體層21和第一半導體層20內的第一源漏摻雜區25b ；所述第二源區和第二漏區包括位于所述第二側墻28下方的第二半導體層21和第一半導體層20內的第二輕摻雜區26a和位于所述第二側墻28兩側的第二半導體層21和第一半導體層20內的第二源漏摻雜區26b。由于NMOS區域I中的NMOS晶體管的溝道區的晶面指數為(100)，其載流子 (電子)的遷移率較快，PMOS區域II中的PMOS晶體管的溝道區的晶面指數為(110)，其載流子(空穴)的遷移率也較快，因而本實施例形成的混合溝道半導體器件具有較快的響應速度；并且在形成過程中，所述第一柵極結構33下方的第一半導體層20以及第二柵極結構 34下方的第二半導體層21都沒有經過離子轟擊等步驟，減少了器件溝道區中的缺陷。另外，參考圖16，本實施例的混合溝道半導體器件還可以包括形成于第一半導體層20和第一柵極結構33之間的第三半導體層35，所述第三半導體層35的表面與第二半導體層21的表面齊平，且與第一半導體層20具有相同的晶面指數。由于所述第三半導體層 35的表面與第二半導體層21的表面齊平，使得柵電極33b和柵電極34b的高度相同，改善了器件的一致性。需要說明的是，所述第一側墻27、第二側墻28、淺溝槽隔離區22、第一輕摻雜區 25a和第二輕摻雜區26a以及第三半導體層35是可選的，在其他實施例中，也可以并不形成上述結構。本實施例中，第一半導體層20的晶面指數為(100)，第二半導體層21的晶面指數為(110)，在本技術方案的其他實施例中，還可以進行相應的變化，只要保證NMOS晶體管的溝道區的晶面指數為(100)，PM0S晶體管的溝道區的晶面指數為(110)即可，如選用晶面指數為(110)的第一半導體層，在其上覆蓋有晶面指數為(100)的第二半導體層，之后，按照上述實施例中的方法，去除在PMOS區域II中的部分第二半導體層，從而使得NMOS晶體管的柵極結構形成在第二半導體層上，而PMOS晶體管的柵極結構形成在第一半導體層上，以改善整個混合溝道半導體器件的性能。綜上，本技術方案中形成的混合溝道半導體器件中，NMOS晶體管的溝道區的晶面指數為(100)，PM0S晶體管的溝道區的晶面指數為(110)，使得PMOS晶體管和NMOS晶體管的載流子遷移率都較快，而且在形成過程中避免了現有技術中對溝道區的離子轟擊過程， 減少了溝道區中的缺陷，改善了器件性能。本發明雖然已以較佳實施例公開如上，但其并不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發明技術方案的保護范圍。
權利要求
1.一種混合溝道半導體器件的形成方法，其特征在于，包括提供第一半導體層，所述第一半導體層包括NMOS區域和PMOS區域，所述第一半導體層的表面覆蓋有第二半導體層，所述第一半導體層和第二半導體層中的一個對電子的傳導率高于對空穴的傳導率，所述第一半導體層和第二半導體層中的另一個對空穴的傳導率高于對電子的傳導率；在所述NMOS區域的第二半導體層上形成第一偽柵結構，在所述PMOS區域的第二半導體層上形成第二偽柵結構，并在所述第一偽柵結構兩側的第二半導體層和第一半導體層內形成第一源區和第一漏區，在所述第二偽柵結構兩側的第二半導體層和第一半導體層內形成第二源區和第二漏區，所述第一源區和第一漏區的摻雜類型為N型，所述第二源區和第二漏區的摻雜類型為P型；在所述第二半導體層上形成層間介質層并平坦化，所述層間介質層覆蓋所述第二半導體層且其表面與所述第一偽柵結構和第二偽柵結構的表面齊平；去除所述第一偽柵結構，形成第一開口，去除所述第二偽柵結構，形成第二開口 ； 在所述第一開口中形成第一柵極結構，在所述第二開口中形成第二柵極結構，所述第一柵極結構填滿所述第一開口，所述第二柵極結構填滿所述第二開口，且所述第一柵極結構形成在所述第一半導體層和第二半導體層中對電子的傳導率較高的一個上，所述第二柵極結構形成在所述第一半導體層和第二半導體層中對空穴的傳導率較高的一個上。
2.根據權利要求1所述的混合溝道半導體器件的形成方法，其特征在于，所述第二半導體層的厚度為3nm至lOnm。
3.根據權利要求1所述的混合溝道半導體器件的形成方法，其特征在于，所述第一半導體層的晶面指數為(100)，所述第二半導體層的晶面指數為(110)。
4.根據權利要求3所述的混合溝道半導體器件的形成方法，其特征在于，所述在所述第一開口中形成第一柵極結構，在所述第二開口中形成第二柵極結構包括去除所述第一開口底部的第二半導體層，暴露出所述第一半導體層； 在所述第一開口中形成第一柵極結構，在所述第二開口中形成第二柵極結構。
5.根據權利要求4所述的混合溝道半導體器件的形成方法，其特征在于，在形成所述第一柵極結構和第二柵極結構之前，還包括在所述第一開口底部形成第三半導體層，所述第三半導體層的表面與所述第二半導體層的表面齊平，所述第三半導體層具有和第一半導體層相同的晶面指數。
6.根據權利要求4所述的混合溝道半導體器件的形成方法，其特征在于，所述去除所述第一開口底部的第二半導體層包括形成掩膜層，覆蓋所述第一開口和第二開口的底部； 對所述掩膜層進行圖形化，定義出所述第一開口的圖形； 以圖形化后的掩膜層為掩膜進行刻蝕，去除所述第一開口底部的第二半導體層； 去除所述圖形化后的掩膜層。
7.根據權利要求1所述的混合溝道半導體器件的形成方法，其特征在于，所述第一半導體層的晶面指數為(110)，所述第二半導體層的晶面指數為(100)。
8.根據權利要求7所述的混合溝道半導體器件的形成方法，其特征在于，所述在所述第一開口中形成第一柵極結構，在所述第二開口中形成第二柵極結構包括去除所述第二開口底部的第二半導體層，暴露出所述第一半導體層；在所述第一開口中形成第一柵極結構，在所述第二開口中形成第二柵極結構。
9.根據權利要求8所述的混合溝道半導體器件的形成方法，其特征在于，在形成所述第一柵極結構和第二柵極結構之前，還包括在所述第二開口底部形成第三半導體層，所述第三半導體層的表面與所述第二半導體層的表面齊平，所述第三半導體層具有和第一半導體層相同的晶面指數。
10.根據權利要求8所述的混合溝道半導體器件的形成方法，其特征在于，所述去除所述第二開口底部的第二半導體層包括形成掩膜層，覆蓋所述第一開口和第二開口的側壁和底部，并覆蓋所述層間介質層的表面；對所述掩膜層進行圖形化，定義出所述第二開口的圖形；以圖形化后的掩膜層為掩膜進行刻蝕，去除所述第二開口底部的第二半導體層；去除所述圖形化后的掩膜層。
11.根據權利要求4或8所述的混合溝道半導體器件的形成方法，其特征在于，采用濕法刻蝕去除所述第二半導體層。
12.根據權利要求11所述的混合溝道半導體器件的形成方法，其特征在于，所述濕法刻蝕中的刻蝕溶液為四甲基氫氧化銨溶液。
13.根據權利要求1所述的混合溝道半導體器件的形成方法，其特征在于，所述第一半導體層和第二半導體層的材料相同，選自單晶硅、鍺、鍺硅或III- V族化合物。
14.根據權利要求1所述的混合溝道半導體器件的形成方法，其特征在于，所述第一半導體層和第二半導體層的材料不同，所述第一半導體層的材料選自單晶硅、鍺、鍺硅或 III- V族化合物中的一種，所述第二半導體層的材料選自單晶硅、鍺、鍺硅或III- V族化合物中的另一種。
15.一種混合溝道半導體器件，其特征在于，包括第一半導體層和覆蓋在所述第一半導體層上的第二半導體層，所述第一半導體層包括 NMOS區域和PMOS區域，所述第一半導體層和第二半導體層中的一個對電子的傳導率高于對空穴的傳導率，所述第一半導體層和第二半導體層中的另一個對空穴的傳導率高于對電子的傳導率；第一柵極結構，形成于所述NMOS區域中第一半導體層和第二半導體層中對電子的傳導率較高的一個上；第二柵極結構，形成于所述PMOS區域中第一半導體層和第二半導體層中對空穴的傳導率較高的一個上；第一源區和第一漏區，形成于所述NMOS區域中第一柵極結構兩側的第二半導體層和第一半導體層內，摻雜類型為N型；第二源區和第二漏區，形成于所述PMOS區域中第二柵極結構兩側的第二半導體層和第一半導體層內，摻雜類型為P型。
16.根據權利要求15所述的混合溝道半導體器件，其特征在于，所述第二半導體層的厚度為3nm至10nm。
17.根據權利要求15所述的混合溝道半導體器件，其特征在于，所述第一半導體層的晶面指數為(100)，所述第二半導體層的晶面指數為(110)，所述第一柵極結構形成于所述第一半導體層上，所述第二柵極結構形成于所述第二半導體層上。
18.根據權利要求17所述的混合溝道半導體器件，其特征在于，還包括第三半導體層， 形成于所述第一柵極結構和第一半導體層之間，所述第三半導體層的表面與所述第二半導體層的表面齊平，所述第三半導體層具有和第一半導體層相同的晶面指數。
19.根據權利要求15所述的混合溝道半導體器件，其特征在于，所述第一半導體層的晶面指數為(110)，所述第二半導體層的晶面指數為(100)，所述第一柵極結構形成于所述第二半導體層上，所述第二柵極結構形成于所述第一半導體層上。
20.根據權利要求19所述的混合溝道半導體器件，其特征在于，還包括第三半導體層， 形成于所述第二柵極結構和第一半導體層之間，所述第三半導體層的表面與所述第二半導體層的表面齊平，所述第三半導體層具有和第一半導體層相同的晶面指數。
21.根據權利要求15所述的混合溝道半導體器件，其特征在于，所述第一半導體層和第二半導體層的材料相同，選自單晶硅、鍺、鍺硅或III-V族化合物。
22.根據權利要求15所述的混合溝道半導體器件，其特征在于，所述第一半導體層和第二半導體層的材料不同，所述第一半導體層的材料選自單晶硅、鍺、鍺硅或III-V族化合物中的一種，所述第二半導體層的材料選自單晶硅、鍺、鍺硅或III-V族化合物中的另一種。
全文摘要
一種混合溝道半導體器件及其形成方法，所述形成方法包括提供第一半導體層，包括NMOS區域和PMOS區域，其表面覆蓋有第二半導體層，它們中的一個對電子的傳導率高于對空穴的傳導率，另一個對空穴的傳導率高于對電子的傳導率；在NMOS區域和PMOS區域分別形成第一偽柵結構及其兩側的第一源區和第一漏區，以及第二偽柵結構及其兩側的第二源區和第二漏區；在第二半導體層上形成層間介質層并平坦化；去除第一偽柵結構和第二偽柵結構，形成第一開口和第二開口；在第一開口內的第一半導體層和第二半導體層中對電子的傳導率較高的一個上形成第一柵極結構，在第二開口內的另一半導體層上形成第二柵極結構。本發明減少了溝道區中的缺陷。
文檔編號H01L27/092GK102386133SQ201010273120
公開日2012年3月21日 申請日期2010年9月3日 優先權日2010年9月3日
發明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學院微電子研究所