專利名稱：用于mos器件的塊狀接觸塞的制作方法
技術領域：
本 發明一般涉及集成電路，更特別地，涉及金屬氧化物半導體(MOS)器件和用 于連接到MOS器件的接觸塞。
背景技術：
在現代集成電路中，半導體器件形成在半導體襯底上，并且通過金屬化層連 接。金屬化層通過接觸塞(contact plug)連接到半導體器件。同樣地，外部焊盤也通過 接觸塞連接到半導體器件。典型地，接觸塞的形成工藝包括在半導體器件的上方形成層間電介質(ILD)， 在ILD內形成接觸開口，以及用金屬材料填充接觸開口。但是，隨著集成電路尺寸按比 例縮小需要的增大，上面討論的工藝存在很多缺點。當水平尺寸(例如，相鄰多晶硅線 之間的PO-PO間距)不斷收縮時，圓形接觸塞的直徑以及接觸塞和硅化物之間的接觸面 積的直徑也減小。ILD的厚度不是按照與接觸塞的寬度減小相同的比例而減小。因此， 接觸塞的縱橫比增大，導致接觸形成工藝越來越困難。集成電路的尺寸按比例縮小導致幾個問題。首先，在其中不產生孔隙的情況下 填充接觸開口變得越來越困難。其次，接觸塞經常與源極/漏極硅化物區域物理接觸， 因此產生接觸電阻。然而，由于金屬和金屬硅化物之間的接觸電阻通常很高，所以接觸 塞和下層硅化物區域之間的接觸面面積的減小使得已經很高的接觸電阻被進一步惡化。 第三，形成接觸開口的工藝窗口變得越來越窄。接觸開口形成中的失準可引起短路或開 路，導致產量損失。因此，接觸塞的形成已經成為集成電路尺寸按比例縮小的瓶頸。
發明內容
根據本實施例的一個方面，一種集成電路結構包括半導體襯底；柵極層疊件 (gate stack),上覆半導體襯底；柵極隔離件，在柵極層疊件的側壁上；第一接觸塞，具 有接觸柵極隔離件側壁的內緣，其頂面與柵極層疊件的頂面相齊；以及第二接觸塞，在 第一接觸塞的上方并接觸第一接觸塞。第二接觸塞的截面積比第一接觸塞的截面積小。還公開了其他實施例。
為了更全面地理解本發明和其優勢，將下面結合附圖的描述作為參考，其中圖IA到圖6Β為根據實施例的在集成電路結構制造中的各個中間階段的截面 圖；圖7到圖14為根據另一實施例的在集成電路結構制造中的各個中間階段的截面圖。
具體實施例方式下面，將詳細描述本發明實施例的實施和使用。然而，應該認識到，本發明提供了很多可以體現為特定內容的多種變體的適用發明理念。所描述的特定實施例僅僅是 實施和使用本發明的特定方式的說明，其并不用于限制本發明的范圍。根據實施例，提供了一種包括金屬氧化物半導體(MOS)器件的新型集成電路結 構及其制造方法。示出了制造實施例的中間階段。然后討論實施例的各種變體。貫穿 各個視圖和說明性實施例，使用相同的參考標號表示相同的元件。 圖IA和IB分別示出了實施例的截面圖和頂視圖。參考圖1A，形成MOS器件 10。MOS器件10形成在半導體襯底12的表面，半導體襯底12可由眾所周知的半導體 材料形成，如硅、鍺、鍺化硅、砷化鎵等。半導體襯底12也可以是塊狀硅襯底或絕緣硅 (SOI)襯底。在半導體襯底12中形成淺槽隔離(STI)區域14并分隔用來在其上形成源 極、漏極和柵極層疊件的有源區域16。MOS器件10還可包括源極區域和漏極區域(此 后稱作源極/漏極區域)18、輕摻雜源極/漏極(LDD)區域20和源極/漏極硅化物區域 22。在有源區域16的上方形成包括柵極電介質26和柵電極28的柵極層疊件。如本領 域技術人員所熟知，柵極電介質26可由氧化硅、氮化硅、氮氧化硅和/或高k介電材料 形成。柵電極28可包括含硅部分(如，多晶硅)和在含硅部分頂部上的柵極硅化物(未 顯示)。柵極隔離件30形成在柵極層疊件的側壁上。MOS器件10的所述部件的形成工 藝是本領域的熟知技術，因此此處不再贅述。圖IB示出了圖IA中所示結構的頂視圖。圖2A示出了層間電介質(ILD) 32的形成，ILD32可選地被稱作ILD132，這是 由于它是合成的ILD的第一層。ILDl 32的形成工藝包括使ILD覆蓋形成到比柵電極28 的頂面高的水平面，然后執行化學機械研磨(CMP)來使ILD層平坦化以形成ILDl 32。 ILDl 32的頂面可比柵極隔離件30和柵電極28稍高。ILDl 32可由氧化物、氮化物、氮 氧化物和包括通過等離子增強化學汽相沉積(PECVD)、旋涂玻璃法(SOG)或其它電介 質旋涂法(Spin-on-Dielectric，SOD)形成的碳基層、Si基層的低k介電層、或其組合形 成。圖2B示出了圖2A中所示結構的頂視圖。接下來，如圖3A(截面圖)和圖3B(頂視圖)所示，施加光刻膠36并通過光刻 法對其進行圖案化，使得直接位于源極/漏極硅化物區域22上方的ILDl 32部分、和部 分的柵電極28以及相應部分的柵極隔離件30都露出。然后，在順序的介電蝕刻工藝后 去除露出的ILDl 32部分。由此產生的面對柵電極28的ILDl 32的邊緣38可與STI區 域14的內緣垂直對準。貫穿整個描述，面對柵電極28的邊緣被稱作“內”緣，而面對 且遠離柵電極28的邊緣被稱作“外緣”。本領域的技術人員應認識到，“垂直對準” 的限制是為了彌補由工藝偏差和工藝優化導致的不對準。可選地，如虛線所示，邊緣38 可直接放置在源極/漏極硅化物區域22的上方，或直接放置在STI區域14的上方。結 果，ILDl 32中的開口可延伸超過有源區域16，與有源區域16共界限(co-terminus)或比 有源區域16小。然后，去除光刻膠36。圖4示出了導電材料層40的形成，導電材料層40被覆蓋形成到比ILD132的頂 面高的水平面。導電材料層40可由低電阻純金屬和擴散勢壘的組合形成。例如，導電 材料層40可由鎢形成。可選地，也可使用銅、銀、鋁、其混合物等。擴散勢壘薄膜可 由Ti、TiN> Ta、TaN、Co、Ru等形成。接下來，如圖5A所示，執行包括CMP和/或 回蝕刻工藝的平坦化方法來去除多余的導電材料層40，從而剩余部分的導電材料層40的 頂面與柵電極28的頂面和/或柵極隔離件30的頂面相齊。剩余部分的導電材料層40被稱作塊狀接觸塞42。應注意到，塊狀接觸塞42的形成通過它們的內緣接觸并被柵極隔離 件30的外緣所限制而自對準，它們的頂部邊緣與柵電極28的頂部邊緣相齊。圖5B示出 了圖5A中所示的結構的頂視圖。參考圖6A和圖6B，附加ILD44(也稱作ILD244)形成在圖5A所示的結構上。 ILD244是合成的ILD的上部，可由氧化物、氮化物、氮氧化物和包括通過PECVD、SOG 或SOD形成的碳基層、硅基層的低k介電層、或其組合形成。ILDs 32和44可由相同的 材料或不同的材料形成。然后，在ILD244中形成接觸塞46，并電連接到塊狀接觸塞42。 此外，接觸塞46可以是低電阻純金屬和擴散勢壘的組合。導電金屬40可由鎢形成。可 選地，也可使用銅、銀、鋁、其混合物等。擴散勢壘薄膜可由Ti、TiN、Ta、TaN、Co、 Ru等形成。圖6A也示出了包括在金屬間電介質(IMD)48中形成的金屬線47的底部金 屬化層的形成。金屬線47可包括銅或銅化合物，可通過單一的鑲嵌工藝形成。圖6B示 出了圖6A中所示結構的頂視圖。應認識到，由于接觸失準導致更小的接觸面積，接觸塞和硅化物區域之間的接 觸電阻通常很高。在上面討論的實施例中，塊狀接觸塞42具有大的截面積(從頂部觀 察)，而且自對準工藝增大了塊狀接觸塞42和源極/漏極硅化物區域22之間的接觸面。 這極大地減小了接觸電阻。同時，由于很大的面積，塊狀接觸塞42的電阻也比傳統接觸 塞的電阻低。另外，接觸塞的極限縱橫比是目前接觸塞46的縱橫比，其縱橫比大大低于 從底部金屬化層一直延伸至源極/漏極硅化物區域22的傳統接觸塞的縱橫比。圖6B示出了圖6A中所示結構的頂視圖。如實線和虛線所示，塊狀接觸塞42可 延伸至超過STI區域14的內緣(盡管他們也可與STI區域14的內緣垂直重疊，或者甚至 在有源區域16的邊界內)。因此，增大了用于形成接觸塞46的工藝窗口，接觸塞46可 具有直接位于STI區域14上方的部分，而這些部分也直接位于塊狀接觸塞42上方并接觸 塊狀接觸塞42。同時，也可增大位于各個接觸塞46之間的間距S，因此，放松了用于形 成接觸塞46 (各個接觸塞之間足夠接近而導致光學鄰近效應)的光刻限制。圖7到圖14示出了第二實施例。參考圖7，MOS器件10形成在有源區域16的 表面，有源區域16是半導體襯底12的一部分并且可包括源極/漏極區域18、LDD區域 20、柵極電介質26、柵電極28和柵極隔離件30。在實施例中，柵電極28是包括基本純 的金屬、金屬氮化物等的金屬柵極。在可選實施例中，柵電極28由含硅材料形成，并可 包括多晶硅。如果在后續的工藝步驟中柵電極被金屬柵極取代，那么柵極電介質26也可 被省略。接下來，如圖8所示，沉積形成ILDl 32，隨后進行介電CMP。在圖9A中，去除柵電極28，并用替換柵極28'進行取代。在實施例中，柵極 電介質26也被去除(或者根本不形成)，并在替換柵極28'的下面形成替換柵極電介質 26'。因此，替換柵極電介質26'將具有直接位于替換柵極28'下面的部分，以及位于 替換柵極28'的側壁和柵極隔離件30的側壁之間的部分。在可替換的選實施例中，僅用 替換柵極28'取代柵電極28，而柵極電介質26不被取代。可選地，如圖9B所示，執行完全硅化來硅化全部的柵電極28從而形成完全硅化 CFUSI)的柵電極28"，而不是取代柵電極28。在另一實施例中，如圖9C所示，執行部 分硅化，僅僅柵電極28的頂部被硅化從而形成硅化物區域28"‘，而柵電極28的底部 保持不被硅化。如圖9A、9B和9C所示的結構都可與圖10到圖14所示的工藝步驟相結合。在圖10中，ILDl 32被圖案化。此外，剩余部分的ILDl 32的邊緣38可垂直對 準于STI區域14的內緣。可選地，邊緣38可直接位于STI區域14的上方，或直接位于 有源區域16上，如使用虛線所示。參考圖11，執行源極/漏極硅化來形成源極/漏極硅化物區域22。根據ILDl 32的邊緣38的位置，源極/漏極硅化物區域22可一直延伸至接觸STI區域14，如使用 虛線所示，或者與STI區域14的內緣相分隔。圖12A示出了導電材料層40的形成，導電材料層40可包括與第一實施例基本 相同的材料。圖12B示出了可選實施例，其中，在導電材料層40形成之前，去除ILDl 32，形成另一 ILDl 32'并對其進行圖案化，從而形成開口。作為新形成的ILDl 32‘的 邊緣38'不必垂直對準于源極/漏極硅化物區域22的外緣(盡管可以垂直對準)。此 夕卜，如使用虛線所示，剩余部分的ILDl 32'的邊緣38'的位置可垂直對準于STI區域14 的內緣，直接位于STI區域14的上方，或直接位于有源區域16的上方。由于形成硅化 物區域22的靈活性和確定剩余部分的ILDl 32'的邊緣38'位置的靈活性，源極/漏極 硅化物區域22、塊狀接觸塞42、以及由柵極隔離件30的外緣和相應STI區域14的內緣 限定的區域中的每一個可以比其他更小，相等或更大。圖13示出了用于去除多余的導電金屬40的CMP，使得所產生的塊狀接觸塞 42、ILD32/32'、柵極隔離件30和柵電極28/28'的頂面相齊。圖14示出了 ILD244和 接觸塞46的形成。ILD244和接觸塞46的材料基本與第一實施例中的材料相同，此處不 再贅述。然后，形成包括金屬線47的底部金屬化層。在所產生的結構中，在柵電極28 的左側面上的塊狀接觸塞42和柵電極28之間具有間距Si。在柵電極28的右側面上的 塊狀接觸塞42和柵電極28之間具有間距S2。間距Sl與間距S2可相同或不同。實施例具有一些優勢特征。通過使用自對準形成工藝來形成具有大面積的塊狀 接觸塞，減小了接觸塞和源極/漏極硅化物區域之間的接觸電阻。此外，組合接觸塞(包 括塊狀OD接觸塞和上覆的接觸塞)的電阻也由于塊狀OD接觸塞面積的增大而減小。接 觸塞的縱橫比減小。形成接觸塞的工藝窗口也增大，導致光刻工藝、空隙填充和蝕刻工 藝的工藝復雜度降低。盡管已經詳細地描述了本發明及其優勢，但應該理解，可以在不背離所附權利 要求限定的本發明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申 請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步 驟的特定實施例。作為本領域普通技術人員應理解，通過本發明，現有的或今后開發的 用于執行與根據本發明所采用的所述相應實施例基本相同的功能或獲得基本相同結果的 工藝、機器、制造，材料組分、裝置、方法或步驟根據本發明可以被使用。因此，所 附權利要求應該包括在這樣的工藝、機器、制造，材料組分、裝置、方法或步驟的范圍 內。此外，每項權利要求構成一個獨立的實施例，各個權利要求和實施例的組合包含在 本發明的范圍內。
權利要求
1.一種集成電路結構，包括 半導體襯底；柵極層疊件，上覆所述半導體襯底； 柵極隔離件，在所述柵極層疊件的側壁上；第一接觸塞，包括接觸所述柵極隔離件的內緣和與所述柵極層疊件的頂面相齊的頂 面；以及第二接觸塞，在所述第一接觸塞上方且接觸所述第一接觸塞，其中，所述第二接觸 塞的截面積比所述第一接觸塞的截面積小。
2.根據權利要求1所述的集成電路結構，還包括源極/漏極區域，在所述半導體襯底中鄰近所述柵極層疊件的側壁；以及 硅化物區域，在所述源極/漏極區域中鄰近所述柵極隔離件的側壁，其中，所述第 一接觸塞包括接觸所述硅化物區域的底面。
3.根據權利要求1所述的集成電路結構，還包括源極/漏極區域，在所述半導體襯底中并鄰近所述柵極層疊件的側壁； 淺槽隔離(STI)區域，在所述半導體襯底中并具有與所述源極/漏極區域鄰接的內 緣；以及硅化物區域，在所述源極/漏極區域上并鄰近所述柵極隔離件的側壁，其中，所述 硅化物區域具有與所述STI區域相分隔的外緣。
4.根據權利要求1所述的集成電路結構，還包括源極/漏極區域，在所述半導體襯底中并鄰近所述柵極層疊件的側壁；以及 淺槽隔離(STI)區域，在所述半導體襯底中并具有與所述源極/漏極區域鄰接的內 緣，其中，所述第一接觸塞還包括與所述STI區域的內緣垂直對準的外緣。
5.根據權利要求1所述的集成電路結構，還包括源極/漏極區域，在所述半導體襯底中并鄰近所述柵極層疊件的側壁；以及 淺槽隔離(STI)區域，在所述半導體襯底中并具有與所述源極/漏極區域鄰接的 內緣，其中，所述第一接觸塞包括比所述STI區域的內緣距離所述柵極層疊件更遠的外緣。
6.根據權利要求1所述的集成電路結構，還包括源極/漏極區域，在所述半導體襯底中并鄰近所述柵極層疊件的側壁；以及 淺槽隔離(STI)區域，在所述半導體襯底中并具有與所述源極/漏極區域鄰接的內 緣，其中，所述第一接觸塞包括比所述STI區域的內緣更接近所述柵極層疊件的外緣。
7.根據權利要求1所述的集成電路結構，其中，所述第一接觸塞的頂面與所述柵極隔 離件的頂面相齊。
8.—種集成電路結構，包括 半導體襯底；柵極層疊件，上覆所述半導體襯底并具有第一側壁和第二側壁； 第一柵極隔離件，上覆所述半導體襯底并在所述柵極層疊件的第一側壁上； 第二柵極隔離件，上覆所述半導體襯底并在所述柵極層疊件的第二側壁上； 第一接觸塞，上覆所述半導體襯底并在所述第一柵極隔離件的側壁上；以及第二接觸塞，上覆所述半導體襯底并在所述第二柵極隔離件的側壁上，其中，所述 柵極層疊件和所述第一接觸塞之間的間距基本等于所述柵極層疊件和所述第二接觸塞之 間的間距。
9.根據權利要求8所述的集成電路結構，其中，所述第一接觸塞的頂面與所述柵極層 疊件的頂部相齊，并且所述第一接觸塞的頂面與所述柵極隔離件的頂部相齊。
10.根據權利要求8所述的集成電路結構，還包括第三接觸塞，上覆并接觸所述第一 接觸塞，其中所述第三接觸塞的截面積比所述第一接觸塞的截面積小。
11.根據權利要求8所述的集成電路結構，其中所述柵極層疊件包括 柵極電介質，上覆所述半導體襯底；以及金屬柵極，在所述柵極電介質的上方。
12.根據權利要求8所述的集成電路結構，其中所述柵極層疊件包括 柵極電介質，上覆所述半導體襯底；以及完全硅化的柵極，在所述柵極電介質的上方。
13.根據權利要求8所述的集成電路結構，其中所述柵極層疊件包括 柵極電介質，上覆所述半導體襯底；多晶硅區域，在所述柵極電介質的上方；以及 金屬硅化物，在所述多晶硅區域的上方。
14.一種集成電路結構，包括 半導體襯底，具有有源區域；淺槽隔離(STI)區域，在所述半導體襯底中并在所述有源區域外部； 柵極層疊件，上覆所述半導體襯底的有源區域；柵極隔離件，在所述柵極層疊件的側壁上并上覆所述半導體襯底的有源區域； 源極/漏極區域，在所述半導體襯底的有源區域中并在所述柵極層疊件和所述STI區 域之間；硅化物區域，在所述源極/漏極區域上并在所述柵極隔離件和所述STI區域之間； 第一介電層，上覆至少一部分的所述STI區域，其中所述第一介電層包括與所述柵 極隔離件的頂面相齊的頂面；第一接觸塞，在所述第一介電層中并接觸所述硅化物區域，其中所述第一接觸塞包 括接觸所述柵極隔離件的側壁的內緣；第二介電層，上覆所述第一介電層和至少一部分的所述第一接觸塞；以及 第二接觸塞，在所述第二介電層中并接觸所述第一接觸塞。
15.根據權利要求14所述的集成電路結構，其中，所述第一接觸塞具有比所述第二接 觸塞的第二截面積大的第一截面積，其中所述第一截面積和所述第二截面積是從頂視圖 的角度觀察得到的，所述第二接觸塞的整個底面接觸所述第一接觸塞，其中部分的所述 第一接觸塞延伸至直接位于所述STI區域的上方，以及其中，所述第一接觸塞和所述第 二接觸塞由不同的材料形成。
全文摘要
一種集成電路結構包括半導體襯底；柵極層疊件，上覆半導體襯底；柵極隔離件，在柵極層疊件的側壁上；第一接觸塞，具有接觸柵極隔離件側壁的內緣和與柵極層疊件的頂面相齊的頂面；以及第二接觸塞，在第一接觸塞的上方并接觸第一接觸塞。第二接觸塞的截面積比第一接觸塞的截面積小。
文檔編號H01L23/522GK102024784SQ201010265499
公開日2011年4月20日 申請日期2010年8月25日 優先權日2009年9月22日
發明者孫詩平, 張志豪, 李宗霖, 李忠儒, 林經祥, 鐘朝安 申請人:臺灣積體電路制造股份有限公司