專利名稱：等離子體摻雜方法和使用所述方法制造半導體器件的方法
技術領域：
本發明的示例實施例涉及一種制造半導體器件的方法，更具體地涉及一種等離子 體摻雜方法和使用所述方法制造半導體器件的方法。
背景技術：
當在制造半導體器件過程中摻雜特定區時，通常使用離子束注入法。離子束注入 法也稱作“射線束(beam line)注入法”。隨著半導體器件集成度越來越高，正在開發復雜的三維(3D)結構，但是，通過離 子束注入法進行3D結構的摻雜正在達到它的極限。下文參考圖1詳細描述3D結構的摻雜的這種問題。為了簡短地闡述背景技術，當 導電結構的特定區域將通過離子束注入法被選擇性地摻雜時，以預定角度進行摻雜。這稱 為“傾斜離子注入”。更具體地，圖1說明一種用于半導體器件的傾斜離子注入摻雜方法。參考圖1，形成包括多個導電結構12的襯底11。多個導電結構12形成于襯底11 上，多個導電結構12之間具有預定間隔。因為導電結構12之間的間隙窄并且導電結構12被形成為具有預定高度，所以，為 了摻雜導電結構12的特定區，通過傾斜離子注入法(參見附圖標記‘13’ )來進行摻雜。以一定的傾斜角度進行傾斜離子注入13。然而，可能出現這樣的問題由于在傾 斜離子注入13期間由例如相鄰導電結構12的區域13A引起的陰影而導致目標區域未被摻
ο此外，因為導電結構12可能較高并且導電結構12之間的間隙可能較窄，盡管進行 傾斜離子注入13，也難以以期望的摻雜濃度等級和期望的摻雜深度來對摻雜目標區域進行 摻雜。摻雜3D導電結構的特定區域的另一種方法是使用諸如摻雜多晶硅的摻雜材料的 方法。當使用摻雜材料時，通過退火工藝使摻雜材料的摻雜劑熱擴散來摻雜目標區域。然而，當通過熱擴散來摻雜區域時，難以控制摻雜深度和摻雜劑量。另外，當為了 后續工藝而去除摻雜材料時，發生摻雜劑損耗。而且，難以去除摻雜材料。此外，由于當需 要淺的摻雜深度時熱擴散方法不能適當地控制摻雜深度，因此可能會發生浮置體效應。
發明內容
本發明的實施例涉及一種在三維(3D)導電結構的期望位置處形成摻雜區域并且 較容易地控制摻雜區的摻雜深度以及摻雜劑量的摻雜方法；以及一種使用所述方法制造半導體器件的方法。本發明的另一實施例涉及一種提供淺的摻雜深度并且防止浮置體效應的摻雜方 法；以及一種使用所述方法制造半導體器件的方法。根據本發明的實施例，一種用于摻雜半導體器件的方法包括形成具有側壁的導 電結構；暴露導電結構的側壁的一部分；以及通過進行等離子體摻雜工藝在側壁的暴露部 分中形成摻雜區。所述方法可進一步包括在摻雜區的表面上形成保護層；以及進行退火工藝以激 活摻雜區。所述方法可進一步包括通過進行用于激活摻雜區的退火工藝在摻雜區的表面 上形成保護層。根據本發明的另一實施例，一種用于制造半導體器件的方法包括通過蝕刻襯底 來形成具有側壁的有源區；暴露有源區的側壁的一部分；通過進行等離子體摻雜工藝在側 壁的暴露部分中形成結；以及在所述結的表面上形成保護層。所述方法可進一步包括去除保護層；形成耦合到所述結的側面接觸；以及形成 通過所述側面接觸電耦合到所述結的掩埋位線。可以在進行用于激活所述結的退火工藝的 同時進行保護層的形成。根據本發明的又一實施例，一種用于制造半導體器件的方法包括通過使用硬掩 模圖案作為蝕刻阻擋物蝕刻襯底來形成具有側壁的導電結構；形成覆蓋所述導電結構的內 襯層；在內襯層上形成填充導電結構之間的間隙的一部分的第一抗摻雜層以及覆蓋導電結 構中的每一個的第一側壁的第二抗摻雜層；通過去除內襯層以及第一抗摻雜層的形成于導 電結構的第二側壁上的一部分而形成暴露第二側壁的一部分的接觸區；通過進行等離子體 摻雜工藝在接觸區中形成結；去除第二抗摻雜層；在所述結的表面上形成保護層；以及去 除第一抗摻雜層。
圖1說明一種用于半導體器件的傾斜離子注入摻雜方法。圖2A和圖2B為說明根據本發明的第一實施例的用于半導體器件的摻雜方法的截 面圖。圖3A至圖3E為說明根據本發明的第二實施例的用于半導體器件的摻雜方法的截 面圖。圖4A至圖4C為說明使用根據本發明的第二實施例的摻雜方法的半導體器件制造 方法的截面圖。圖5A至圖5D為說明根據本發明的第三實施例的用于半導體器件的摻雜方法的截 面圖。圖6A至圖6C為說明使用根據本發明的第三實施例的摻雜方法的半導體器件制造 方法的截面圖。圖7A至圖7L為說明根據本發明的第一至第三實施例的用于形成開口的方法的截 面圖。
具體實施例方式下文將參考附圖更詳細地描述本發明的示例實施例。然而，本發明可以不同形式 實施并且不應被解釋為限于本文中所述的實施例。相反，這些實施例被提供用于使本發明 的公開內容詳盡并且完整，并且向本領域普通技術人員充分表達本發明的范圍。在本發明 的公開內容中，本發明的各個附圖和實施例中的相同附圖標記代表相同部件。所述附圖不一定按比例繪制，并且在一些情況下按比例放大以清楚地說明實施例 的特征。當第一層被提及在第二層“上”或在襯底“上”時，不僅指第一層直接形成在第二 層或襯底上的情況，而且指第一層與第二層或襯底之間存在第三層的情況。圖2A和圖2B為說明根據本發明的第一實施例的用于半導體器件的摻雜方法的截 面圖。參見圖2A，多個導電結構203形成于襯底201上。襯底201包括硅襯底。通過蝕 刻襯底201形成導電結構203。由于襯底201包括硅襯底，因此導電結構203也包括硅。導 電結構203在垂直于圖2A的說明頁的方向上、在襯底201的表面上延伸。導電結構203包 括線型柱(即每一個柱形成一條線)。導電結構203包括有源區。所述有源區為形成有晶 體管的溝道區、源極區和漏極區的區域。源極區和漏極區也稱為“結”。導電結構203具有 側壁，所述側壁包括至少第一側壁和第二側壁。由于導電結構203包括具有線形狀的柱型 有源區形式的有源區，因此將線形柱型有源區稱為“線型有源柱”。硬掩模層202形成于導電結構203的上部之上。硬掩模層202在形成導電結構 203的過程中作為蝕刻阻擋物。硬掩模層202可由諸如氧化物和氮化物的電介質材料形成。 根據一個實例，使用氮化物層作為硬掩模層202。硬掩模層202也可包括氮化硅層。絕緣層形成于導電結構203的兩個側壁、在導電結構203之間的襯底201的表面 以及硬掩模層202的側壁上。絕緣層包括第一內襯層204和第二內襯層205。第一內襯層 204包括諸如氧化硅層的氧化物層。第二內襯層205包括諸如氮化硅層的氮化物層。通過去除絕緣層的一部分形成開口 208。開口 208具有單側開口(OSO)結構，其選 擇性地暴露導電結構203的側壁的一部分。開口 208可為線型開口。第一抗摻雜層206和第二抗摻雜層207形成于絕緣層的表面上。第一抗摻雜層206 填充導電結構203之間的間隙的一部分。第二抗摻雜層207形成于導電結構203的無開口 側壁上的絕緣層之上，所述無開口側壁與形成有開口 208的側壁相對。第一抗摻雜層206保 護導電結構203之間的襯底201在后續的等離子體摻雜工藝過程中不被摻雜。第二抗摻雜 層207保護導電結構203的無開口側壁在后續的等離子體摻雜工藝過程中不被摻雜。第一 抗摻雜層206和第二抗摻雜層207起絕緣層的作用。第一抗摻雜層206包括未摻雜的多晶 硅。第二抗摻雜層207包括相對于第一抗摻雜層206、第一內襯層204以及第二內襯層205 具有選擇性的材料。第二抗摻雜層207可包括金屬氮化物層，如氮化鈦(TiN)層。第二抗 摻雜層207可由間隔物形成。提供開口 208的絕緣層以及硬掩模層202也可起抗摻雜層的作用。在通過開口 208 暴露的導電結構203側壁的一部分上進行等離子體摻雜，而不對其它部分進行等離子體摻雜。第一內襯層204、第二內襯層205、第一抗摻雜層206以及第二抗摻雜層207起抗 摻雜層的作用。所述抗摻雜層提供暴露導電結構203的側壁的一部分的開口 208。以后將 參考附圖7A至圖71描述形成開口 208的方法。
參考圖2B，進行等離子體摻雜工藝209。這里，摻雜通過開口 208所暴露的、導電結 構203的側壁的一部分。結果，形成摻雜區210。摻雜區210包括結，所述結成為晶體管的 源極區和漏極區。摻雜區210形成于導電結構203的側壁的一部分上以構成單側結(OSJ)。 由于摻雜區210通過等離子體摻雜工藝209形成，因此其形成淺側壁結。在等離子體摻雜工藝209期間，硬掩模層202保護導電結構203的上部不被摻雜。 第一內襯層204、第二內襯層205、第一抗摻雜層206以及第二抗摻雜層207保護除了通過 開口 208暴露的側壁的部分之外的導電結構203的其它側壁不被摻雜(見附圖標記A、B和 C)。至于第一抗摻雜層206以及第二抗摻雜層207，它們用于保護除了通過開口 208暴露的 側壁的部分之外的其它側壁不被摻雜劑摻雜。等離子體摻雜工藝209是一種將摻雜源激勵為等離子體狀態并且將激勵等離子 體中的摻雜劑離子注入到樣品中的摻雜方法。例如，當將偏置電壓施加至樣品時，等離子體 中的摻雜劑離子可同時在樣品的表面上聚集。這里，可將偏置電壓稱為摻雜能量。使用摻雜能量源、摻雜劑量以及摻雜源來進行等離子體摻雜工藝209。摻雜源為含有要施加至摻雜區210的摻雜劑的材料。摻雜源包括摻雜劑氣體。在 本發明的第一實施例中，摻雜源可為諸如砷(As)和磷(P)的摻雜劑氣體。例如，摻雜源可包 括胂(AsH3)或膦(PH3)。砷(As)和磷(P)為公知的N型摻雜劑。此外，可使用含有硼(B) 的摻雜劑氣體作為摻雜源。硼為公知的P型摻雜劑。摻雜能量表示施加至襯底201的偏置電壓。摻雜能量可以為不大于大約20KV的 電壓。為了獲得淺深度的摻雜區，調整摻雜能量以使其盡可能小。例如，摻雜能量可低于大 約1KV，雖然低于大約20KV的摻雜能量被認為較低。由于通常基于投影范圍(Rp)來進行離 子注入，因此可使用超過大約30KeV的高摻雜能量。在進行所述工藝期間，摻雜能量也被施 加至導電結構203。因此，可在側壁方向(即面對側壁的方向)上進行等離子體摻雜工藝 209。通過激勵的等離子體中的離子碰撞，促進在側壁方向上進行的等離子體摻雜工藝209。摻雜劑量影響摻雜劑的注入量。摻雜劑量的范圍為大約1 X IO15原子/cm2至大約 IXio17原子/cm2。當使用上述范圍的摻雜劑量來進行等離子體摻雜工藝209時，施加至摻 雜區210的摻雜劑形成至少大于1 X IO20原子/cm3的摻雜濃度。為了促進等離子體摻雜工藝209，可引入用于激勵等離子體的氣體。用于激勵等離 子體的氣體包括氬(Ar)、氦(He)等。根據上文所述的本發明的上述實施例，可避免在等離子體摻雜工藝209中使用傾 斜角度。因此，可進行摻雜而不存在相鄰結構引起的陰影效應。結果，可在期望位置形成摻 雜區210。由于等離子體摻雜工藝209使用低于大約20KV的低摻雜能量，因此大部分摻雜劑 保留在表面上。因此，可將通過等離子體摻雜工藝209形成的摻雜區210的摻雜深度控制 為較淺。由于將摻雜區210的摻雜深度控制為較淺，因此防止/降低了浮置體效應。圖3A至圖3E為說明根據本發明的第二實施例的用于半導體器件的摻雜方法的截 面圖。參見圖3A，多個導電結構303形成于襯底301上。襯底301包括硅襯底。導電結 構303通過蝕刻襯底201形成。由于襯底301包括硅襯底，因此導電結構303也包括硅。導 電結構303在垂直于圖3A的說明頁面的方向上、在襯底301的表面上延伸。導電結構303包括線型柱(即每一個柱形成一條線)。導電結構303包括有源區。有源區為形成晶體管 的溝道區、源極區和漏極區的區域。源極區和漏極區也稱為“結”。導電結構303具有側壁， 所述側壁包括至少第一側壁和第二側壁。由于導電結構303包括具有線形狀的柱型有源區 形式的有源區，因此將線形柱型有源區稱為“線型有源柱”。硬掩模層302形成于導電結構303的上部上。在形成導電結構303的過程中硬掩 模層302作為蝕刻阻擋物。硬掩模層302可由諸如氧化物和氮化物的電介質材料形成。根 據一個實例，使用氮化物層作為硬掩模層302。硬掩模層302可包括氮化硅層。絕緣層形成于導電結構303的兩個側壁、在導電結構303之間的襯底301的表面 以及硬掩模層302的側壁上。絕緣層包括第一內襯層304和第二內襯層305。第一內襯層 304包括諸如氧化硅層的氧化物層。第二內襯層305包括諸如氮化硅層的氮化物層。通過去除絕緣層的一部分形成開口 308。開口 308具有單側開口(OSO)結構，其選 擇性地暴露導電結構303的側壁的一部分。開口 308可為線型開口。第一抗摻雜層306和第二抗摻雜層307形成于絕緣層的表面上。第一抗摻雜層 306填充導電結構303之間的間隙的一部分。第二抗摻雜層307形成于導電結構303的無 開口側壁上的絕緣層上，所述無開口側壁與形成有開口 308的側壁相對。第一抗摻雜層306 保護在導電結構303之間的襯底301在后續等離子體摻雜工藝期間不被摻雜。第二抗摻雜 層307保護導電結構303的無開口側壁在后續等離子體摻雜工藝期間不被摻雜。第一抗摻 雜層306和第二抗摻雜層307起絕緣層的作用。第一抗摻雜層306包括未摻雜的多晶硅。 第二抗摻雜層307包括相對于第一抗摻雜層306、第一內襯層304和第二內襯層305具有選 擇性的材料。第二抗摻雜層307可包括金屬氮化物層，如氮化鈦(TiN)層。第二抗摻雜層 307可由間隔物形成。提供開口 308的絕緣層和硬掩模層302也起抗摻雜層的作用。在通過開口 308暴 露的導電結構303的側壁的一部分上進行等離子體摻雜，并且不對其它部分進行等離子體 摻雜。第一內襯層304、第二內襯層305、第一抗摻雜層306和第二抗摻雜層307起抗摻 雜層的作用。所述抗摻雜層提供暴露導電結構303的側壁的一部分的開口 308。后面將參 考圖7A至圖71來描述形成開口 308的方法。參見圖;3B，進行等離子體摻雜工藝309。這里，摻雜通過開口 308暴露的導電結構 303的側壁的一部分。結果，形成摻雜區310。摻雜區310包括結，所述結成為晶體管的源 極區和漏極區。摻雜區310形成于導電結構303的側壁的一部分上以構成單側結(OSJ)。 由于摻雜區310是通過等離子體摻雜工藝309形成，因此其形成淺側壁結。在等離子體摻雜工藝309期間，硬掩模層302保護導電結構303的上部不被摻雜。 第一內襯層304、第二內襯層305、第一抗摻雜層306和第二抗摻雜層307保護除了通過開 口 308暴露的側壁的部分之外的導電結構303的其它側壁不被摻雜(見附圖標記A、B和 C)。至于第一抗摻雜層306和第二抗摻雜層307，它們有助于保護除開口 308暴露的側壁的 部分之外的其它側壁免受摻雜劑摻雜。等離子體摻雜工藝309為一種將摻雜源激勵至等離子體狀態并且將激勵的等離 子體中的摻雜劑離子注入至樣品中的摻雜方法。例如，當將偏置電壓施加至樣品時，等離子 體中的摻雜劑離子可同時聚集在樣品的表面上。這里，可將偏置電壓稱為摻雜能量。
使用摻雜能量源、摻雜劑量和摻雜源來進行等離子體摻雜工藝309。摻雜源為包含要施加至摻雜區310的摻雜劑的材料。摻雜源包括摻雜劑氣體。在 本發明的第二實施例中，摻雜源可為含有砷(As)和磷(P)的摻雜劑氣體。例如，摻雜源包 括胂(AsH3)或膦(PH3)。砷(As)和磷(P)為公知的N型摻雜劑。此外，可使用含有硼(B) 的摻雜劑氣體作為摻雜源。硼為公知的P型摻雜劑。摻雜能量表示施加至襯底301的偏置電壓。摻雜能量可為不大于至少大約20KV 的電壓。為了獲得淺深度的摻雜區域，調整摻雜能量使其盡可能小。例如，摻雜能量可低于 大約1KV，而低于大約20KV的摻雜能量被認為相對較低。由于通常基于投影范圍(Rp)來進 行離子注入，因此可使用超過大約30KeV的高摻雜能量。在進行所述工藝中，也將摻雜能量 施加至導電結構303。因此，可在側壁方向(即面對側壁的方向)上進行等離子體摻雜工藝 309。通過激勵的等離子體中的離子碰撞，促進在側壁方向上進行的等離子體摻雜工藝309。摻雜劑量影響摻雜劑的注入量。摻雜劑量的范圍為大約1 X IO15原子/cm2至大約 IXio17原子/cm2。當使用上述范圍的摻雜劑量來進行等離子體摻雜工藝309時，施加至摻 雜區310的摻雜劑形成至少大于1 X IO20原子/cm3的摻雜濃度。為了促進等離子體摻雜工藝309，可引入用于激勵等離子體的氣體。用于激勵等離 子體的氣體包括氬(Ar)、氦(He)等。參見圖3C，在圖3A至圖;3B的上述步驟之后，去除第二抗摻雜層307。隨后，在摻 雜區310的表面上形成保護層311。保護層311保護摻雜區310的摻雜劑在諸如去除第一 抗摻雜層306的工藝的后續工藝期間不被損耗。在第二實施例中，通過爐氧化或等離子體氧化而形成保護層311，其中保護層311 形成為具有50 A的厚度。參見圖3D，進行退火工藝312以激活對摻雜區310進行摻雜的摻雜劑。退火工藝 312可為快速熱退火(RTA)。參見圖3E，去除第一抗摻雜層306。通過蝕刻工藝或清洗工藝去除第一抗摻雜層 306。例如，當第一抗摻雜層306包括未摻雜的多晶硅時，使用能夠選擇性地去除多晶硅的 濕化學物或蝕刻氣體。由于在形成保護層311后去除第一抗摻雜層306，因此對摻雜區310進行摻雜的摻 雜劑的損耗最小/減少。盡管圖中未說明，隨后針對第二實施例形成連接至摻雜區310側面的結構。所述 結構可以例如為位線、電容器或金屬線。根據上文所描述的本發明的第二實施例，可避免在等離子體摻雜工藝309中使用 傾斜角度。因此，可進行摻雜而不存在相鄰結構引起的陰影效應。結果，可在期望位置形成 摻雜區310。由于等離子體摻雜工藝309使用低于大約20KV的低摻雜能量，因此大部分摻雜劑 保留在表面上。因此，可將通過等離子體摻雜工藝309形成的摻雜區310的摻雜深度控制 為較淺。由于將摻雜區310的摻雜深度控制為較淺，因此防止/減少了浮置體效應。此外，由于在第二實施例中抑制了對摻雜區310進行摻雜的摻雜劑的損耗，因此 摻雜濃度保持為大于102°原子/cm3。圖4A至圖4C為說明使用根據本發明的第二實施例的摻雜方法的半導體器件制造方法的截面圖。所述附圖示出在如圖3A至圖3E中所示形成保護層311和摻雜區310并且 如下文所描述隨后去除保護層311之后的截面圖。摻雜區310可起結的作用，所述結成為 源極區或漏極區。下文將描述形成耦合到摻雜區310的掩埋位線的方法。參見圖4A，保護層311被去除。因此，形成暴露摻雜區310的側面的接觸區313。 接觸區313具有與開口 308相同的形狀。參見圖4B，形成耦合到導電結構303的側面接觸314，其中所述側面接觸314可為 金屬硅化物。金屬硅化物的實例包括硅化鈦(TiSi2)、硅化鈷(CoSi2)和硅化鎳(NiSi)。例 如，通過順序沉積鈦(Ti)層和氮化鈦(TiN)層并進行熱處理來形成硅化鈦(TiSi2)。隨后， 去除未與氮化鈦反應的鈦。與氮化鈦反應的鈦可保留，其形成阻擋金屬。作為替換，可選擇 在高溫下更穩定的硅化鈷(CoSi2)以防止在后續的高溫熱處理期間的退化。可將側面接觸 314稱為“填充接觸區313的掩埋帶”。根據以上描述，側面接觸314具有形成于導電結構303的一個側面上的單側接觸 (OSC)結構。當側面接觸314由金屬硅化物形成時，對摻雜區310進行摻雜的摻雜劑的濃度 保持大于102°原子/cm3。因此，可相對容易地形成硅化物。參見圖4C，在形成有側面接觸314的結構上沉積位線導電層。沉積位線導電層以 填充導電結構303之間的間隙。位線導電層包括金屬層，如氮化鈦(TiN)層和鎢(W)層。例 如，可通過層疊氮化鈦層和鎢(TiN/W)層來形成位線導電層。隨后，去除位線導電層直至維持與側面接觸314接觸的一定高度。因此，形成接觸 所述側面接觸314的掩埋位線315。這里，掩埋位線315與導電結構303平行排列，并且摻 雜區310通過側面接觸314電耦合到掩埋位線315。側面接觸314在摻雜區310與掩埋位 線315之間形成歐姆接觸。圖5A至圖5D為說明根據本發明的第三實施例的半導體器件的摻雜方法的截面 圖。參見圖5A，多個導電結構403形成于襯底401上。襯底401包括硅襯底。導電結 構403通過蝕刻襯底401而形成。由于襯底401包括硅襯底，因此導電結構403也包括硅。 導電結構403在垂直于圖5A的說明頁面的方向上在襯底401的表面上延伸。導電結構403 包括線型柱(即每一個柱形成一條線)。導電結構403包括有源區。有源區為形成有晶體 管的溝道區、源極區和漏極區的區域。源極區和漏極區也稱為“結”。導電結構403具有側 壁，所述側壁包括至少第一側壁和第二側壁。由于導電結構403包括具有線形狀的柱型有 源區形式的有源區，因此將線形柱型有源區稱為“線型有源柱”。硬掩模層402形成于導電結構403的上部上。在形成導電結構403過程中硬掩模 層402作為蝕刻阻擋物。硬掩模層402可由諸如氧化物和氮化物的電介質材料形成。根據 一個實例，使用氮化物層作為硬掩模層402。硬掩模層402可包括氮化硅層。絕緣層形成于導電結構403的兩個側壁、在導電結構403之間的襯底401的表面 以及硬掩模層402的側壁上。絕緣層包括第一內襯層404和第二內襯層405。第一內襯層 404包括氧化物層，如氧化硅層。第二內襯層405包括氮化物層，如氮化硅層。通過去除絕緣層的一部分而形成開口 408。開口 408具有單側開口(OSO)結構，其 選擇性地暴露導電結構403的側壁的一部分。開口 408可包括線型開口。第一抗摻雜層406和第二抗摻雜層407形成于絕緣層的表面上。第一抗摻雜層406填充導電結構403之間的間隙的一部分。第二抗摻雜層407形成于導電結構403的無開口 側壁上的絕緣層上，所述無開口側壁與形成有開口 408的側壁相對。第一抗摻雜層406保 護導電結構403之間的襯底401在后續的等離子體摻雜工藝期間不被摻雜。第二抗摻雜層 407保護導電結構403的無開口側壁在后續的等離子體摻雜工藝期間不被摻雜。第一抗摻 雜層406和第二抗摻雜層407起絕緣層的作用。第一抗摻雜層406包括未摻雜的多晶硅。 第二抗摻雜層407包括相對于第一抗摻雜層406、第一內襯層404和第二內襯層405具有選 擇性的材料。第二抗摻雜層407可包括金屬氮化物層，如氮化鈦(TiN)層。第二抗摻雜層 407可由間隔物形成。提供開口 408的絕緣層以及硬掩模層402也可起抗摻雜層的作用。在通過開口 408 暴露的導電結構303的側壁的一部分上進行等離子體摻雜，并且不對其它部分進行等離子 體摻雜。第一內襯層404、第二內襯層405、第一抗摻雜層406以及第二抗摻雜層407起抗 摻雜層的作用。所述抗摻雜層提供暴露導電結構403的側壁的一部分的開口 408。后面將 參考圖7A至圖71來描述形成開口 408的方法。參見圖5B，進行等離子體摻雜工藝409。這里，摻雜通過開口 408暴露的導電結構 403的側壁的一部分。結果，形成摻雜區410。摻雜區410包括結，所述結成為晶體管的源 極區和漏極區。摻雜區410形成于導電結構403的側壁的一部分上以構成單側結(OSJ)。 由于摻雜區410通過等離子體摻雜工藝409形成，因此其形成淺側壁結。在等離子體摻雜工藝409期間，硬掩模層402保護導電結構403的上部不被摻雜。 第一內襯層404、第二內襯層405、第一抗摻雜層406以及第二抗摻雜層407保護除了通過 開口 408暴露的側壁的部分之外的導電結構403的其它側壁不被摻雜(見附圖標記A、B和 C)。至于第一抗摻雜層406和第二抗摻雜層407，它們有助于保護除了通過開口 408暴露的 側壁的部分之外的其它側壁不被摻雜劑摻雜。等離子體摻雜工藝409是一種將摻雜源激勵至等離子體狀態并且將激勵的等離 子體中的摻雜劑離子注入至樣品中的摻雜方法。例如，當將偏置電壓施加至樣品時，等離子 體中的摻雜劑離子可同時聚集在樣品的表面上。這里，可將偏置電壓稱為摻雜能量。使用摻雜能量源、摻雜劑量和摻雜源來進行等離子體摻雜工藝409。摻雜源為含有要施加至摻雜區410的摻雜劑的材料。摻雜源包括摻雜劑氣體。在 本發明的第三實施例中，摻雜源可為含有砷(As)和磷(P)的摻雜劑氣體。例如，摻雜源可包 括胂(AsH3)或膦(PH3)。砷(As)和磷(P)為公知的N型摻雜劑。此外，可使用含有硼(B) 的摻雜劑氣體作為摻雜源。硼為公知的P型摻雜劑。摻雜能量表示施加至襯底401的偏置電壓。摻雜能量可為不大于至少大約20KV 的電壓。為了獲得淺深度的摻雜區域，調整摻雜能量以使其盡可能小。例如，摻雜能量可低 于大約1KV，而低于大約20KV的摻雜能量被認為相對較低。由于通常基于投影范圍(Rp)來 進行離子注入，因此可使用超過大約30KeV的高摻雜能量。在進行所述工藝中，也將摻雜能 量施加至導電結構403。因此，可在側壁方向(即面對側壁的方向)上進行等離子體摻雜工 藝409。通過激勵的等離子體中的離子碰撞，促進在側壁方向上進行的等離子體摻雜工藝 409。摻雜劑量影響摻雜劑的注入量。摻雜劑量的范圍為大約1 X IO15原子/cm2至大約IXio17原子/cm2。當使用上述范圍的摻雜劑量來進行等離子體摻雜工藝309時，施加至摻 雜區410的摻雜劑形成至少大于1 X IO20原子/cm3的摻雜濃度。為了促進等離子體摻雜工藝409，可引入用于激勵等離子體的氣體。用于激勵等離 子體的氣體包括氬(Ar)、氦(He)等。參見圖5C，在圖5A至圖5B的上述步驟之后，去除第二抗摻雜層407。隨后，在摻 雜區410的表面上形成保護層411。在進行用于激活對摻雜區410進行摻雜的摻雜劑的退 火工藝412的同時形成保護層411。保護層411保護摻雜區410的摻雜劑在諸如去除第一 抗摻雜層406的工藝的后續工藝期間不被損耗。在第三實施例中，在形成保護層411的同時使用快速熱處理(RTA)來進行退火工 藝412。當同時進行快速熱處理時，通過供應含氧氣體或含氮氣體來形成保護層411。含氧 氣體可為氧氣。含氮氣體可為三氟化氮(NF3)氣體。當含氧氣體流入時，保護層411變成 氧化物層。當含氮氣體流入時，保護層411成為氮化物層。參見圖5D，去除第一抗摻雜層406。通過蝕刻工藝或清洗工藝去除第一抗摻雜層 406。例如，當第一抗摻雜層406包括未摻雜的多晶硅時，使用能夠選擇性地去除多晶硅的 濕化學物或蝕刻氣體。由于在形成保護層411之后去除第一抗摻雜層406，因此對摻雜區410進行摻雜的 摻雜劑的損耗最小/減少。盡管圖中未說明，隨后針對第三實施例形成連接至摻雜區410的側面的結構。所 述結構可以例如是位線、電容器或金屬線。根據上文所描述的本發明的第三實施例，可避免在等離子體摻雜工藝409中使用 傾斜角度。因此，可進行摻雜而不存在相鄰結構引起的陰影效應。結果，可在期望位置形成 摻雜區410。由于等離子體摻雜工藝409使用低于大約20KV的低摻雜能量，因此大部分摻雜劑 保留在表面上。因此，可將通過等離子體摻雜工藝409形成的摻雜區410的摻雜深度控制 為較淺。由于將摻雜區410的摻雜深度控制為較淺，因此防止/減少了浮置體效應。此外，由于在第三實施例中對摻雜區410進行摻雜的摻雜劑的損耗被抑制，因此 摻雜濃度維持為大于102°原子/cm3。圖6A至圖6C為說明使用根據本發明的第三實施例的摻雜方法的半導體器件制造 方法的截面圖。所述附圖示出在如圖5A至圖5D中所示形成保護層411和摻雜區410之后 的截面圖。摻雜區410可起結的作用，所述結成為源極區或漏極區。下文將描述形成耦合到摻雜區410的掩埋位線的方法。參見圖6A，去除保護層411。因此，形成暴露摻雜區410的側面的接觸區413。接 觸區413具有與開口 408相同的形狀。參見圖6B，形成耦合到導電結構403的側面接觸414，其中側面接觸414可為金屬 硅化物。金屬硅化物的實例包括硅化鈦(TiSi2)、硅化鈷(CoSi2)以及硅化鎳(NiSi)。例 如，通過順序沉積鈦(Ti)層和氮化鈦(TiN)層并且進行熱處理來形成硅化鈦(TiSi2)。隨 后，去除未與氮化鈦反應的鈦。與氮化鈦反應的鈦可保留，其形成阻擋金屬。作為替換，可 選擇在高溫下更穩定的硅化鈷(CoSi2)以防止在后續的高溫熱處理期間的退化。側面接觸 414填充接觸區413。側面接觸414可稱為“填充接觸區413的掩埋帶”。
根據以上描述，側面接觸414具有形成于導電結構403的一個側面上的單側接觸 (OSC)結構。當側面接觸414由金屬硅化物形成時，對摻雜區410進行摻雜的摻雜劑的濃度 被保持為大于102°原子/cm3。因此，可相對容易地形成硅化物。參見圖6C，在形成有側面接觸414的結構上沉積位線導電層。沉積位線導電層以 填充導電結構403之間的間隙。位線導電層包括金屬層，如氮化鈦(TiN)層和鎢(W)層。例 如，可通過層疊氮化鈦層和鎢(TiN/W)層而形成位線導電層。隨后，去除位線導電層直至保持與側面接觸414接觸的一定高度。因此，形成接觸 所述側面接觸414的掩埋位線415。這里，掩埋位線415與導電結構403平行設置，并且摻 雜區410通過側面接觸414電耦合到掩埋位線415。側面接觸414在摻雜區410與掩埋位 線415之間形成歐姆接觸。圖7A至圖71為說明根據本發明的第一至第三實施例的用于在導電結構的側壁上 形成開口的方法的截面圖。參見圖7A，在襯底21上形成硬掩模層22。硬掩模層22包括氮化物層。此外，硬 掩模層22可具有包括氧化物層和氮化物層的多層結構。例如，硬掩模層22可包括順序層 疊的硬掩模氮化物層和硬掩模氧化物層。此外，硬掩模層22可以是順序層疊的硬掩模氮化 物層、硬掩模氧化物層、硬掩模氮氧化硅(SiON)和硬掩模碳層。當硬掩模層22包括硬掩模 氮化物層時，可在襯底21與硬掩模層22之間進一步形成襯墊氧化物層。使用圖中未示出 的光刻膠圖案來形成硬掩模層22。參見圖7B，使用硬掩模層22作為蝕刻阻擋物來進行溝槽蝕刻工藝。例如，通過使 用硬掩模層22作為蝕刻阻擋物將襯底21蝕刻至預定深度而形成導電結構23。所述導電 結構23通過形成于導電結構之間的溝槽23A彼此隔離。每一導電結構23包括其中形成有 晶體管的有源區。導電結構23包括兩個側壁。溝槽蝕刻工藝包括各向異性蝕刻工藝。當 襯底21為硅襯底時，各向異性蝕刻工藝可包括使用氯(Cl2)氣、溴化氫(HBr)氣體或二者 的混合氣體的等離子體干式蝕刻工藝。利用溝槽23A在襯底21A上形成多個導電結構23。 所述導電結構23可為線型柱例如線型有源柱。這里，也可將有源柱稱為“柱型有源區”。形成第一內襯層M作為絕緣層。第一內襯層M包括氧化物層，例如氧化硅層。在第一內襯層M上形成用于對導電結構23之間的溝槽23A進行間隙填充的第一 間隙填充層25。第一間隙填充層25可為未摻雜的多晶硅或非晶硅。參見圖7C，平坦化第一間隙填充層25直至硬掩模層22的表面露出來。第一間隙 填充層25的平坦化可使用化學機械拋光(CMP)工藝。隨后，進行回蝕刻工藝。通過進行回 蝕刻工藝，形成提供第一凹槽Rl的第一抗摻雜層25A。在化學機械拋光(CMP)工藝期間， 可拋光硬掩模層22上的第一內襯層M。因此，形成覆蓋硬掩模層22的兩個側壁以及溝槽 23A的兩個側壁的第一內襯圖案24A。第一內襯圖案24A也覆蓋溝槽23A的底部。參見圖7D，在形成有第一抗摻雜層25A的所得結構上形成第二內襯層沈作為絕緣 層。第二內襯層26包括氮化物層例如氮化硅層。參見圖7E，蝕刻第二內襯層沈，從而形成第二內襯圖案^A。隨后，使用第二內襯 圖案26A作為蝕刻阻擋物使第一抗摻雜層25A凹陷至預定深度。結果，形成第二凹槽R2。具 有第二凹槽R2的第一抗摻雜層由附圖標記“25B”表示并且被稱為“第一抗摻雜圖案25B”。參見圖7F，在形成有第二凹槽R2的所得結構上共形地形成金屬氮化物層。隨后，進行間隔蝕刻工藝以形成第二抗摻雜層27。第二抗摻雜層27形成于導電結構23的兩個側 壁上。第二抗摻雜層27可為氮化鈦(TiN)層。形成對具有第二抗摻雜層27的第二凹槽R2進行間隙填充的第二間隙填充層觀。 第二間隙填充層觀包括氧化物層。第二間隙填充層觀可為旋涂電介質(SOD)層。參見圖7G，對第二間隙填充層觀進行平坦化，然后進行回蝕刻工藝。因此，形成凹 陷的第二間隙填充圖案觀八。在形成有第二間隙填充圖案28k的所得結構上形成蝕刻阻擋物四。蝕刻阻擋物 29可由未摻雜的多晶硅形成。參見圖7H，進行傾斜離子注入工藝40。進行傾斜離子注入工藝40從而以預定傾斜角度注入摻雜劑的離子。將摻雜劑注 入至蝕刻阻擋物四的一部分中。以預定角度進行傾斜離子注入工藝40。角度的范圍為大約5°至大約30°。硬掩 模層22阻擋部分離子束。因此，蝕刻阻擋物四的一部分被摻雜，其它部分保持未摻雜。例 如，當離子注入的摻雜劑為P型摻雜劑例如硼(B)時，使用二氟化硼(BF2)來離子注入硼。 結果，蝕刻阻擋物四的一部分保持未摻雜，所述部分為形成于硬掩模層22的左側上的一部 分。通過摻雜劑的傾斜離子注入工藝40而形成于硬掩模層22的上表面上的蝕刻阻擋 物四的一部分和形成于硬掩模層22的右側上的一部分變成用摻雜劑摻雜的摻雜蝕刻阻擋 物^A。未注入摻雜劑的蝕刻阻擋物成為未摻雜蝕刻阻擋物^B。參見圖71，示出已經去除未摻雜的蝕刻阻擋物^B。這里，用作蝕刻阻擋物的多晶 硅根據其是否被摻雜劑摻雜而具有不同蝕刻速率。具體地，未注入摻雜劑的未摻雜多晶硅 具有快速的濕蝕刻速率。因此，使用具有高選擇性的化學物來選擇性地去除未摻雜的多晶 硅，所述化學物可以例如僅僅濕蝕刻未摻雜的多晶硅。通過濕式蝕刻工藝或濕式清洗工藝 去除未摻雜的蝕刻阻擋物^B。當如上所述去除未摻雜的蝕刻阻擋物29B時，只保留摻雜的蝕刻阻擋物^A。參見圖7J，去除暴露的第二抗摻雜層27。因此，形成第一間隙30。通過濕式蝕刻 工藝去除第二抗摻雜層27，結果，第二抗摻雜層的一部分保留。第二抗摻雜層的剩余部分由 附圖標記“27A”標記并且稱為“第二抗摻雜層的剩余部分27A”。參見圖7K，去除摻雜的蝕刻阻擋物^A。這里，由于摻雜的蝕刻阻擋物29A與第一 抗摻雜圖案25B均由多晶硅形成，因此位于第二內襯圖案26A下方的第一抗摻雜圖案25B 的一部分被去除。因此，形成第二間隙31。在形成第二間隙31后，第一抗摻雜層保留為用 附圖標記“25C”來標記并且稱為“第一抗摻雜部分25C”。通過第二間隙31暴露第一內襯 圖案24A。參見圖7L，去除第二間隙填充圖案28A0由于第二間隙填充圖案28A和第一內襯 圖案24A均為氧化物層，因此導電結構23的側壁的一部分被暴露。暴露導電結構23的側 壁的一部分的區域稱為“開口 32”。在暴露導電結構23的側壁的對應于開口 32的部分的過程中，進行清洗工藝。清洗工藝可為濕式清洗工藝。使用氟化氫(HF)或緩沖氧化物蝕刻劑(BOE)進行 濕式蝕刻工藝。利用濕式清洗工藝，可選擇性地去除第二間隙填充圖案28A而不損壞第一抗摻雜部分25C、第二抗摻雜層的剩余部分27A以及第二內襯圖案2&L·在濕式清洗之后， 保留第一內襯圖案24A的未受影響部分。第一內襯圖案24A的剩余部分由附圖標記“24B” 標記并且稱為“第一內襯圖案的剩余部分MB”。如上所述，將硬掩模層22、第一內襯圖案的剩余部分MB、第二內襯圖案^A、第一 抗摻雜部分25C以及第二抗摻雜層的剩余部分27A統稱為“抗摻雜層”。抗摻雜層共同提供 暴露導電結構23的側壁的一部分的開口 32。開口 32對應于第一實施例的圖2A中的開口 208、第二實施例的圖3A中的開口 308 以及第三實施例的圖5A中的開口 408。根據本發明的示例實施例，通過使用等離子體摻雜方法，在具有3D結構的導電結 構的期望位置處可以容易地形成用摻雜劑摻雜的摻雜區。此外，可容易地控制所述摻雜區 的摻雜深度和摻雜劑量。此外，由于通過等離子體摻雜方法來形成結，可以獲得淺摻雜深度并且可以形成 淺結而不會有浮置體效應。通過使用根據本發明的示例實施例進行的等離子體摻雜方法，在形成淺單側結 (OSJ)的情況下，可形成具有單側接觸(OSC)和掩埋位線(BBL)的半導體器件。具體地，可 實施具有4F2結構的4F2方案的動態隨機存取存儲器(DRAM)，其中F表示最小特征尺寸，同 時提高產量并且降低生產成本。雖然已參照特定實施例描述了本發明，但本領域技術人員將顯而易見的是，在不 背離在此公開的本發明的精神和范圍的情況下作出各種改變和修改對于本領域技術人員 來說是顯而易見的。
權利要求
1.一種用于摻雜半導體器件的方法，其包括 形成具有側壁的導電結構；暴露所述導電結構的側壁的一部分；和通過進行等離子體摻雜工藝來在所述側壁的暴露部分中形成摻雜區。
2.如權利要求1所述的方法，其進一步包括 在所述摻雜區的表面上形成保護層；和 進行退火工藝以激活所述摻雜區。
3.如權利要求2所述的方法，其中，形成所述保護層包括 氧化所述摻雜區的表面。
4.如權利要求2所述的方法，其中，所述退火工藝包括快速熱退火RTA。
5.如權利要求1所述的方法，其進一步包括通過進行用于激活所述摻雜區的退火工藝在所述摻雜區的表面上形成保護層。
6.如權利要求5所述的方法，其中，在含氧氣體的氣氛中進行所述退火工藝。
7.如權利要求5所述的方法，其中，在含氮氣體的氣氛中進行所述退火工藝。
8.如權利要求1所述的方法，其中，所述暴露所述導電結構的側壁的一部分包括 形成覆蓋所述導電結構的抗摻雜層；和通過選擇性地去除所述抗摻雜層的一部分形成開口。
9.如權利要求8所述的方法，其中，所述抗摻雜層包括絕緣材料。
10.如權利要求8所述的方法，其中，所述抗摻雜層包括選自氧化物層、氮化物層、未摻 雜的多晶硅層和金屬氮化物層中的至少一個。
11.如權利要求8所述的方法，其中，形成所述開口以線形狀開放所述導電結構的側壁 的一部分。
12.如權利要求1所述的方法，其中，所述導電結構包括線型有源柱，每一個線型有源 柱具有第一側壁和第二側壁。
13.如權利要求1所述的方法，其中，以大約1X IO15原子/cm2至大約1 X IO17原子/cm2 的摻雜劑量、使用低于大約20KV的摻雜能量來進行所述等離子體摻雜工藝。
14.一種制造半導體器件的方法，其包括 通過蝕刻襯底來形成具有側壁的有源區； 暴露所述有源區的側壁的一部分；通過進行等離子體摻雜工藝在所述側壁的暴露部分中形成結；以及 在所述結的表面上形成保護層。
15.如權利要求14所述的方法，其進一步包括 在形成所述保護層之后進行退火工藝以激活所述結。
16.如權利要求15所述的方法，其中，所述退火工藝包括快速熱退火RTA。
17.如權利要求14所述的方法，其中，所述保護層的形成包括 氧化所述結的表面。
18.如權利要求14所述的方法，其中，進行所述保護層的形成，同時進行用于激活所述 結的退火工藝。
19.如權利要求18所述的方法，其中，在含氧氣體的氣氛中進行所述退火工藝。
20.如權利要求18所述的方法，其中，在含氮氣體的氣氛中進行所述退火工藝。
21.如權利要求14所述的方法，其中，以大約1X IO15原子/cm2至大約1 X IO17原子/ cm2的摻雜劑量、使用低于大約20KV的摻雜能量來進行所述等離子體摻雜。
22.如權利要求14所述的方法，其中，所述暴露所述有源區的側壁的一部分包括 形成覆蓋所述有源區的抗摻雜層；和通過選擇性地去除所述抗摻雜層的一部分來形成開口。
23.如權利要求22所述的方法，其中，所述抗摻雜層包括絕緣材料。
24.如權利要求22所述的方法，其中，所述抗摻雜層包括選自氧化物層、氮化物層、未 摻雜的多晶硅層和金屬氮化物層中的至少一個。
25.如權利要求22所述的方法，其中，形成所述開口以線形狀開放所述有源區的側壁 的一部分。
26.如權利要求14所述的方法，其中，所述有源區包括線型硅柱，每一個線型硅柱具有 第一側壁和第二側壁。
27.如權利要求14所述的方法，其進一步包括 去除所述保護層；形成耦合到所述結的側面接觸；和 形成通過所述側面接觸電耦合到所述結的掩埋位線。
28.—種制造半導體器件的方法，其包括步驟通過使用硬掩模圖案作為蝕刻阻擋物來蝕刻襯底以形成具有側壁的導電結構； 形成覆蓋所述導電結構的內襯層；在所述內襯層上形成填充所述導電結構之間的間隙的一部分的第一抗摻雜層和覆蓋 所述導電結構的第一側壁的第二抗摻雜層；通過去除所述內襯層和形成于所述導電結構的第二側壁上的第一抗摻雜層的一部分 而形成暴露所述第二側壁的一部分的接觸區；通過進行等離子體摻雜工藝來在所述接觸區中形成結； 去除第二抗摻雜層； 在所述結的表面上形成保護層；以及 去除第一抗摻雜層。
全文摘要
本發明公開一種摻雜方法，其在三維(3D)導電結構的期望位置形成摻雜區，較容易地控制所述摻雜區的摻雜深度和摻雜劑量，具有淺摻雜深度，并且防止浮置體效應。使用所述摻雜方法來制造半導體器件。所述方法包括形成具有側壁的導電結構；暴露所述導電結構的側壁的一部分；以及通過進行等離子體摻雜工藝在所述側壁的暴露部分中形成摻雜區。
文檔編號H01L21/223GK102142364SQ20101025857
公開日2011年8月3日 申請日期2010年8月20日 優先權日2010年1月29日
發明者吳在槿, 李泳昊, 李美梨, 李鎮九, 白承范 申請人:海力士半導體有限公司