專利名稱：多晶片堆迭結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種多晶片堆迭結(jié)構(gòu)，特別涉及一種具有良好電性規(guī)劃架構(gòu)，透過金 屬填充通道來將多個晶片堆迭設(shè)置的多晶片堆迭結(jié)構(gòu)。
背景技術(shù)：
為提升半導體封裝件的性能與容量，以符合小型或便攜式電子產(chǎn)品日益講求輕薄 短小且高性能的趨勢，對于能將晶片高密度化的半導體裝置需求亦日趨越高。傳統(tǒng)的二維整合式單系統(tǒng)晶片(system-on-chip，S0C)，在業(yè)界俗稱摩爾定律的幫 助下，通過半導體的制程將晶片上的電晶體越做越小，來讓更小型的電子產(chǎn)品能夠具有更 佳的性能，但是物理學家發(fā)現(xiàn)，當電晶體中用來控制信號的閘極小于電子波長(硅晶片約 為10納米)時，這種縮小電晶體的方式將不再適用，或許未來有更先進的納米制程技術(shù)，但 是要如何輕易的跨越目前的技術(shù)門檻，似乎不是一件很容易的事情。另外，除了電晶體大小的問題外，晶片在設(shè)計上，特別在將多個功能模組整合 于一個單系統(tǒng)晶片時，便必須在布局(Layout)、時序(Timing)與信號整合度(Signal Integrity)上付出時間、人力、金錢或配備更優(yōu)電子設(shè)計自動化(EDA)工具的龐大代價，而 所付出的成本是否能夠持續(xù)保有市場的競爭力，近年來也一直受到業(yè)界的質(zhì)疑。因此，通過將多片晶片堆迭(也就是俗稱的三維(3D)晶片)以舒緩晶片上電晶體 的密度，近年來成了許多研發(fā)人員研發(fā)的目標與重點。然而，目前主流的三維晶片制程，為以穿透硅通道(Through Silicon Via,TSV)技 術(shù)為基礎(chǔ)的多晶片堆迭，其除了可以縮短連線距離，節(jié)省中介層(Interpose!·)或?qū)Ь€架的 使用，更可大幅減少晶片厚度與材料成本，并能降低電磁干擾(EMI)與功率消耗以提升晶 片效能。不過根據(jù)IBM工程師John Knickerbocker的說法，以TSV技術(shù)所生產(chǎn)的多堆迭晶 片具有五大挑戰(zhàn)(1)缺少EDA設(shè)計工具輔助；(2)增加TSV設(shè)置可能會增加散熱設(shè)計上的復雜度；(3)封裝與測試的整合；(4)不同功能系統(tǒng)的組合問題；及(5)規(guī)格標準不統(tǒng)一。有鑒于此，如何通過一種方法或手段解決上述的問題，將會是相關(guān)專業(yè)領(lǐng)域人士 努力改善的目標。
發(fā)明內(nèi)容
鑒于上述以穿透硅通道(Through Silicon Via，TSV)技術(shù)生產(chǎn)的多堆迭晶片所具 有的挑戰(zhàn)，本發(fā)明提供了一種具有良好電性規(guī)劃架構(gòu)，透過金屬填充通道來將多個晶片堆 迭設(shè)置的多晶片堆迭結(jié)構(gòu)。
本發(fā)明的第一目的在于提供一種將一底部晶片反面設(shè)置(flipped mounted)的多 晶片堆迭結(jié)構(gòu)，可改善傳統(tǒng)設(shè)置TSV會增加散熱問題的缺點，進而建立一良好的散熱網(wǎng)路 禾口電、流輸送網(wǎng)路(current distribution network)。本發(fā)明的第二目的在于提供一種將多層晶片的接點(pitch)的密度(network pitch density)以一比例關(guān)系進行設(shè)置的多晶片堆迭結(jié)構(gòu)，可協(xié)助建構(gòu)具備成本效益 (good for high performance and high area density simultaneously)的電源供應網(wǎng)絡(luò) (power distributed network, PDN)設(shè)計規(guī)貝丨J。本發(fā)明的第三目的在于提供一種良好PDN的多晶片堆迭結(jié)構(gòu)，其通過所有晶片層 皆配置有相同類型的多重電壓區(qū)域(power domains)，大幅降低具有不同電壓需求的電路 設(shè)計量，并降低電壓轉(zhuǎn)換器(level shifter)的設(shè)置復雜度，進而簡化不同功能系統(tǒng)的組合 問題。為了達到上述的目的，本發(fā)明的多晶片堆迭結(jié)構(gòu)，包括一底層，其為具有一線路重配置層(Redistribution layer, RDL)的基板；一第一晶片，其至少包括有一非導體層及一金屬層，該非導體層設(shè)有一金屬填充 通道，該金屬層倒置(flipped)地設(shè)置于該底層的線路重配置層上；至少兩個堆迭晶片，其依序向上堆迭，各堆迭晶片至少包括一金屬層；一非導體層，其設(shè)置有一金屬填充通道，該金屬填充通道與對應堆迭的堆迭晶片 的金屬層電性連結(jié)，且堆迭在最下面的非導體層的金屬填充通道與該第一晶片的非導體層 的金屬填充通道電性連結(jié)。由于各個金屬填充通道的兩端皆通往該第一晶片與該等堆迭晶片的金屬層，且與 硅相比，金屬具有較佳的導熱能力，以使得該堆迭晶片的熱能得以通過金屬填充通道導向 該第一晶片后，再通過該底層將熱能傳導出去，大幅改善因金屬填充層數(shù)量的增加而導致 散熱設(shè)計上復雜度的增加，提高散熱效能。其中，該第一晶片和各堆迭晶片皆配置有相同類型的多重電壓區(qū)域(power domains)以及規(guī)定各晶片的接點以固定的比例關(guān)系來設(shè)置，換言之，這些堆迭晶片與該第 一晶片皆配置有相同的電壓區(qū)域，可協(xié)助建構(gòu)具備成本效益的電源供應網(wǎng)絡(luò)設(shè)計。
圖1為本發(fā)明的多晶片堆迭結(jié)構(gòu)的示意圖。圖2為圖1中各晶片的接腳分布示意圖。圖3為圖1中各晶片的電壓區(qū)域示意圖。主要元件符號說明10 底層101 基板102 線路重配置層11 第一晶片110:非導體層111 金屬層
112金屬填充通道12 第一堆迭晶片120非導體層121金屬層122金屬填充通道13 第二堆迭晶片130非導體層131金屬層132金屬填充通道30 電壓區(qū)塊31 電壓區(qū)塊32 電壓區(qū)塊
具體實施例方式參見圖1所示，圖1為本發(fā)明的多晶片堆迭結(jié)構(gòu)的實施例，其包括一底層10，其為具有一線路重配置層(Redistribution layer, RDL) 102的基板 101 ；一第一晶片11，其至少包括一非導體層110及一金屬層111，非導體層110設(shè)有一 金屬填充通道112，該金屬層111倒置(flipped)地設(shè)置于底層10的線路重配置層102上；一第一堆迭晶片12，其設(shè)置于第一晶片11上，包括一金屬層 121 ；一非導體層120，其設(shè)置有一金屬填充通道122，金屬填充通道122與第一晶片11 的非導體層110的金屬填充通道112電性連結(jié)；及一第二堆迭晶片13，其設(shè)置于第一堆迭晶片12上，包括一金屬層 131 ；一非導體層130，其設(shè)置有一金屬填充通道132，金屬填充通道132與第一堆迭晶 片12的金屬層121電性連結(jié)。由于各個金屬填充通道112，122，132的兩端皆通往第一晶片11與第一及第二堆 迭晶片12，13的金屬層111，121，131，且與硅相比，金屬具有較佳的導熱能力，以使得熱能 可以通過金屬填充通道112，122，132導向第一晶片11后，再通過底層10將熱能傳導出去， 大幅改善因金屬填充通道112，122，132數(shù)量的增加而導致散熱設(shè)計上復雜度的增加，提高 散熱效能。其中，第一晶片11、第一堆迭晶片12及第二堆迭晶片13的非導體層110，120，130 為娃質(zhì)層(silicon layer)。其中，在一實施例中，第一及第二堆迭晶片12，13的面積與該第一晶片11的面積 大小相等，但這是為了配合附圖的舉例說明，并非用以限定本發(fā)明。第一及第二堆迭晶片 12，13的面積與第一晶片11面積大小近似，包括但不限于大小相等，第一晶片11的面積也 可大于或小于第一及第二堆迭晶片12，13的面積。其中，這些金屬填充通道112，122，132為以穿透硅通道(TSV)技術(shù)穿設(shè)于非導體層110，120，130，以使得這些金屬填充通道112，122，132可作為一良好的解耦電容，來過濾 諧波與降低噪音，提高整體晶片的穩(wěn)定度及傳輸效率。參見圖1、圖2和圖3所示，第一晶片11、第一堆迭晶片12及第二堆迭晶片13的 接點密度以一比例關(guān)系進行設(shè)置，第一晶片11的接點密度大于第一及第二堆迭晶片12，13 上的接點密度，其接點密度與堆迭的程度成反比，換言之，堆迭在最上層的接點密度最小。 舉例來說，這些晶片的接點密度的比例關(guān)系為1 2 4，換言之，若第一晶片11上設(shè)置有 200個接點，則第一堆迭晶片12和第二堆迭晶片13則分別具有100個接點和50個接點。另外，由于第一晶片11、第一堆迭晶片12和第二堆迭晶片13具有一比例關(guān)系，且 堆迭于第一晶片11上的晶片的接腳密度以反比關(guān)系遞減，因此可方便在這些晶片上規(guī)劃 多個區(qū)域，并通過設(shè)置金屬填充通道112，122，132進行連結(jié)，以使得第一堆迭晶片12、第二 堆迭晶片13與第一晶片11皆配置有電壓大小相同的多重電壓區(qū)域(power domains)，大幅 降低具有不同電壓需求的電路設(shè)計量，并降低電壓轉(zhuǎn)換器(level shifter)的設(shè)置復雜度。舉例來說，如果一半導體晶片的輸入電壓為1伏特、且比例關(guān)系為1 2 4，并且 分別需要0. 8及1. 2伏特的工作電壓時，該半導體晶片可輕易地劃分為3個分別具有0. 8， 1，1.2伏特的多重電壓區(qū)塊30，31，32，簡單來說，雖然第一晶片11的接腳數(shù)量為第一堆迭 晶片12的兩倍，但第一堆迭晶片12對應于第一晶片11的接腳范圍相同。因此，由于各晶片皆配置有所需的電壓區(qū)域，因此電路布局的設(shè)計者即可利用傳 統(tǒng)二維晶片布局的方式，而無需考慮堆迭結(jié)構(gòu)間電壓分布的情況。綜上所述，以上僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍。 凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的 保護范圍之內(nèi)。
權(quán)利要求
1.一種多晶片堆迭結(jié)構(gòu)，包括有一底層，其為具有一線路重配置層的基板；一第一晶片，其至少包括有一非導體層及一金屬層，該非導體層設(shè)有一金屬填充通道， 該金屬層倒置地設(shè)置于該底層的線路重配置層上；至少兩個堆迭晶片，其依序向上堆迭，各堆迭晶片至少包括有一金屬層；及一非導體層，其設(shè)置有一金屬填充通道，該金屬填充通道與對應堆迭的堆迭晶片的金 屬層電性連結(jié)，且堆迭在最下面的非導體層的金屬填充通道與該第一晶片的非導體層的金 屬填充通道電性連結(jié)。
2.如權(quán)利要求1所述的多晶片堆迭結(jié)構(gòu)，其中，所述至少兩個堆迭晶片，包括一第一堆迭晶片，其設(shè)置于該第一晶片上，包括一金屬層；一非導體層，其設(shè)置有一金屬填充通道，該金屬填充通道與該第一晶片的非導體層的 金屬填充通道電性連結(jié)；及一第二堆迭晶片，其設(shè)置于該第一堆迭晶片上，包括一金屬層；一非導體層，其設(shè)置有一金屬填充通道，該金屬填充通道與第一堆迭晶片的金屬層電 性連結(jié)。
3.如權(quán)利要求2所述的多晶片堆迭結(jié)構(gòu)，其中，該第一晶片、第一堆迭晶片及第二堆迭 晶片的非導體層為硅質(zhì)層。
4.如權(quán)利要求2所述的多晶片堆迭結(jié)構(gòu)，其中，該第一及第二堆迭晶片的面積與該第 一晶片的面積大小相等。
5.如權(quán)利要求1所述的多晶片堆迭結(jié)構(gòu)，其中，該金屬填充通道以穿透硅通道技術(shù)穿 設(shè)于該非導體層，以使得該金屬填充通道形成一良好的解耦電容，來過濾諧波與降低噪音。
6.如權(quán)利要求1所述的多晶片堆迭結(jié)構(gòu)，該第一晶片和該至少兩個堆迭晶片的接點密 度以一比例關(guān)系設(shè)置。
7.如權(quán)利要求2所述的多晶片堆迭結(jié)構(gòu)，該第一晶片、第一堆迭晶片及第二堆迭晶片 之接點密度以124的比例關(guān)系設(shè)置。
8.如權(quán)利要求1所述的多晶片堆迭結(jié)構(gòu)，其中，該第一晶片和各堆迭晶片皆配置有電 壓大小相同的多重電壓區(qū)域。
全文摘要
本發(fā)明的多晶片堆迭結(jié)構(gòu)，包括有一底層，其為具有一線路重配置層的基板；一第一晶片，其至少包括一非導體層及一金屬層，該非導體層設(shè)有一金屬填充通道，該金屬層倒置地設(shè)置于該底層的線路重配置層上；至少兩個堆迭晶片，其依序向上堆迭，各堆迭晶片至少包括一金屬層；一非導體層，其設(shè)置有一金屬填充通道，該金屬填充通道與對應堆迭的堆迭晶片的金屬層電性連接，且堆迭在最下面的非導體層的金屬填充通道與該第一晶片的非導體層的金屬填充通道電性連結(jié)。通過此結(jié)構(gòu)，可大幅改善因金屬填充層數(shù)量的增加而導致散熱設(shè)計上的復雜度的增加，提高散熱效能。
文檔編號H01L25/00GK102044522SQ201010230468
公開日2011年5月4日 申請日期2010年7月15日 優(yōu)先權(quán)日2010年7月15日
發(fā)明者陳賢德, 黃婷婷 申請人:黃婷婷