專利名稱：薄膜晶體管的制作方法
技術領域：
本發明涉及薄膜晶體管，更具體而言，本發明涉及用于增大溝道區域的電導率并 抑制背溝道區域的漏電流的薄膜晶體管。
背景技術：
隨著對供信息依賴性用戶使用的各種形式的顯示裝置的需求的增加，大量對諸如 液晶顯示器(IXD)、等離子體顯示板(PDP)、電致發光顯示器(ELD)、場發射顯示器(FED)和 真空熒光顯示器(VFD)等平板顯示裝置的研究正在積極地進行。薄膜晶體管(TFT)廣泛用作構成IXD等顯示裝置的各像素的開關裝置，所述薄膜 晶體管具有設置在半導體層上的溝道區域，所述半導體層布置在具有絕緣表面的基板上。通常用于顯示裝置的薄膜晶體管的電流電壓性質受到諸如薄膜晶體管中的半導 體層和柵極絕緣膜的特性、柵極絕緣膜與半導體層之間的界面性質、薄膜晶體管中的半導 體層與源極_漏極之間的歐姆接觸性質以及場效應電子遷移率等因素的影響。當將不低于閾值電壓的電壓施加至薄膜晶體管的柵極時，活動載流子(自由電 子)通過場效應被誘導至半導體層中，并因源極和漏極之間形成的偏壓所致而移動，由此 電流流經薄膜晶體管，后者隨之進入導通態。薄膜晶體管的半導體層通常由非晶硅或多晶硅等半導體材料制成。半導體層由非 晶硅制成時，實現電路在高速下運行將由于低遷移率而變得困難，這是不利的。由多晶硅制 成的半導體層具有較高的遷移率，但由于不均一的閾值電壓所致需要額外的補償電路，這 是不利的。使用低溫多晶硅(LTPS)制造薄膜晶體管的常用方法不適于大型基板，因為激光 熱處理等過程昂貴，且難以控制薄膜晶體管的特性。為解決這些問題，目前正在進行將氧化 物用于半導體層的研究。與硅半導體層相比，氧化物半導體層通常顯示出優異的遷移率和較高的I開/I關 比。不過，當半導體層全部由氧化物制成時，其溝道區域的電導率增大，同時其背溝道區域 的電導率也增大。也就是說，當使用氧化物形成全部半導體層時，所述半導體層的溝道區域 和背溝道區域由相同組分制成。鑒于此，在溝道區域的電導率增大時，處于斷開狀態的背溝 道區域中產生的通過泄露通道的漏電流增大。另一方面，如果降低電導率以抑制背溝道區 域中的漏電流，則溝道區域中的電導率也降低，由此造成薄膜晶體管的性質劣化。如此，當半導體層完全由氧化物等相同材料制成時，由此使得溝道區域和背溝道 區域之間顧此失彼，這限制了具有該半導體層的薄膜晶體管的工作性質的改善。
發明內容
因此，本發明涉及薄膜晶體管，所述薄膜晶體管基本上避免了由于現有技術的局 限和缺點所帶來的一個或多個問題。本發明的一個目的是提供一種薄膜晶體管，所述薄膜晶體管能夠增大溝道區域的 電導率并防止背溝道區域的漏電流。本發明的另一個目的是提供諸如具有多個薄膜晶體管的液晶顯示器裝置等的顯 示裝置，其改善了所述顯示裝置的特性。為實現這些目的和其他優點并根據本發明的目的，正如本文中具體體現和概括描 述的，提供了根據一個實施方式的薄膜晶體管，所述薄膜晶體管包括布置在裝置基板上的 柵極；在所述基板上相互隔開的源極和漏極；使所述柵極與所述源極和漏極絕緣的柵極絕 緣膜；和通過所述柵極絕緣膜與所述柵極絕緣的半導體層，所述半導體層包括溝道區域和 背溝道區域，所述半導體層由(In2O3)x(Ga203)y (ZnO)z(0彡χ彡5，0彡y彡5，0彡2彡5)制 成，其中在所述半導體層的所述溝道區域中X或Z大于Y，和在所述半導體層的所述背溝道 區域中Y大于X和Z。根據一個實施方式，X、Y和Z可以為任何值，例如，整數、有理數等。所述柵極可具有下柵極結構，其中溝道區域布置在半導體層之下，背溝道區域布 置在半導體層之上。所述柵極還可具有上柵極結構，其中背溝道區域布置在半導體層之下， 溝道區域布置在半導體層之上。此外，在半導體層的溝道區域中X可大于Z，或者在半導體 層的溝道區域中X可等于Z。根據一個實施方式，柵極布置在裝置基板上，柵極絕緣膜布置在設置有柵極的裝 置基板上，源極和漏極布置在柵極絕緣膜上以致源極和漏極與柵極部分交疊，半導體層布 置在柵極絕緣膜上以致半導體層覆蓋源極和漏極。根據一個實施方式，柵極布置在裝置基板上，柵極絕緣膜布置在設置有柵極的裝 置基板上，半導體層布置在柵極絕緣膜上以致半導體層與柵極交疊，源極和漏極布置在半 導體層上以致源極和漏極相互隔開并與柵極部分交疊。根據一個實施方式，源極和漏極在裝置基板上相互隔開，半導體層布置在裝置基 板上以致半導體層覆蓋源極和漏極，柵極絕緣膜布置在設置有半導體層的裝置基板上，柵 極布置在柵極絕緣膜上以致柵極與源極和漏極部分交疊。根據一個實施方式，半導體層布置在裝置基板上，源極和漏極在半導體層上相互 隔開，柵極絕緣膜布置在設置有源極和漏極的半導體層上，柵極布置在柵極絕緣膜上以致 柵極與源極和漏極部分交疊。應當理解本發明的以上概述和以下詳細描述是示例性和解釋性的，并旨在對所要 求保護的本發明提供更多說明。
附圖包括在本文中以提供對本發明的進一步理解，將其引入并構成本申請的一部 分，所述附圖描述了本發明的實施方式并與說明書一起用于解釋本發明的原理。在所述圖 中圖IA和IB分別是圖示根據本發明第一和第二實施方式的具有下柵極結構的薄膜 晶體管的截面5
圖IC和ID分別是圖示根據本發明第三和第四實施方式的具有上柵極結構的薄膜 晶體管的截面圖；圖2是根據本發明一個實施方式的In2O3-ZnO-Ga2O3三元體系中通過霍耳效應繪制 的遷移率和載流子水平的圖的實例；和圖3是比較現有技術和本發明一個實例的效果的圖的實例。
具體實施例方式下面將參考附圖描述根據本發明各實施方式的薄膜晶體管(TFT)。根據本發明一個實施方式的薄膜晶體管(TFT)包括柵極、柵極絕緣膜、氧化物半 導體層和相互隔開的源極和漏極。氧化物半導體層由溝道區域和背溝道區域所限定。所述半導體層可以由ZnO、Ga2O3^ In2O3或其組合形成。當半導體層的溝道區域布置在下部時，半導體層的下部包含的Zn或In(摩爾％ ) 多于Ga(摩爾％ )以增大溝道區域的電導率，而布置有背溝道區域的半導體層的上部包含 的Ga(摩爾％)多于Zn和In (摩爾％)以減小背溝道區域的電導率。作為選擇，當半導體層的溝道區域布置在上部時，半導體層的上部包含的Zn或 In (摩爾％ )多于Ga (摩爾％ )，以增大溝道區域的導電率，而布置有背溝道區域的半導體 層的下部包含的Ga(摩爾％ )多于Zn或In (摩爾％ )。下面將詳細探討本發明優選實施方式的薄膜晶體管。圖IA和IB分別是圖示根據本發明的第一和第二實施方式的具有下柵極結構的薄 膜晶體管的截面圖。圖IC和ID分別是圖示根據本發明第三和第四實施方式的具有上柵極 結構的薄膜晶體管的截面圖。參考圖1A，根據第一實施方式的設置有下柵極結構的薄膜晶體管(TFT)包括裝置 基板110、布置在裝置基板110上的柵極122、布置在柵極122上的柵極絕緣膜114、和在柵 極絕緣膜114上相互隔開的源極126和漏極128以及覆蓋源極126和漏極128的半導體層 124。薄膜晶體管的所有元件以運轉方式配置。此外，在第一至第四實施方式中，裝置基板 110,210,310或410可以是LCD、PDP、ELD、FED、VFD或OLED等顯示裝置中的基板，或是其他 電子裝置中的基板。柵極122由金屬制成，并處于例如島狀形式或其它形式。構成柵極122的金屬可 具有層積結構。柵極絕緣膜114由位于設置有柵極122的裝置基板110的整個表面上的氮化硅 層、氧化硅層或氮化硅氧化物層構成。柵極絕緣膜114增大了裝置基板110與柵極絕緣膜 114之間的附著力，并防止了雜質由裝置基板110至半導體層124的擴散以及柵極122的氧 化。源極126和漏極128由金屬制成，在柵極絕緣膜114上相互隔開。此時，源極126 的一端和漏極128的一端與柵極122交疊。構成源極126和漏極128的金屬可具有層積結 構。半導體層124布置在柵極絕緣膜114上以致其覆蓋源極126和漏極128。半導體 層124包括在相互隔開的源極126和漏極128之間形成溝道區域(C)的下部區域，和形成 有背溝道區域(BC)的上部區域。
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半導體層124由氧化物形成。構成半導體層124的氧化物可以是(G^O3)x(In2O3) ^x 、(In2O3)x(ZnO)1-P (ZnO) x (Gei2O3) & 或(In2O3) x (Gei2O3) y (ZnO) z，其中 0<x<5，0<y<5， 0 < ζ < 5。此處，χ、y和ζ可以是任何值，例如，整數、有理數等。根據第二實施方式，參考圖1Β，具有下柵極結構的薄膜晶體管(TFT)包括裝置基 板210、布置在裝置基板210上的柵極222、布置在柵極222上的柵極絕緣膜214、柵極絕緣 膜214上與柵極222交疊的半導體層224、和半導體層2Μ上相互隔開的源極2 和228。 圖IB的薄膜晶體管的所有元件以運轉方式配置。柵極222由金屬制成，并處于例如島狀形式或其它形式。構成柵極222的金屬可 具有層積結構。柵極絕緣膜214由位于設置有柵極222的整個表面上的氮化硅層、氧化硅 層或氮化硅氧化物層構成。半導體層2M布置在柵極絕緣膜214上以致半導體層224與柵極222交疊。半 導體層2M包括下部區域——該區域包括其中的半導體層2M與柵極222交疊的溝道區域 (C)，和在半導體層224中的相互隔開的源極2 和漏極2 之間形成背溝道區域(BC)的 上部區域。半導體層2 由氧化物形成。構成半導體層2 的氧化物可以是(Gii2O3)x(In2O3) ^x 、(In2O3)x(ZnO)1-P (ZnO) x (Gei2O3) & 或(In2O3) x (Gei2O3) y (ZnO) z，其中 0<x<5，0<y<5， 0 < ζ < 5。此處，χ、y和ζ可以是任何值，例如，整數、有理數等。源極2 和漏極228由金屬制成，在半導體層2M上相互隔開。此時，源極226的 一端和漏極2 的一端與柵極222交疊。構成源極2 和漏極2 的金屬可具有層積結構。根據第三實施方式，參考圖1C，具有上柵極結構的薄膜晶體管(TFT)包括在裝置 基板310上相互隔開的源極3 和漏極328，布置在裝置基板310上以與源極3 和漏極 328交疊或覆蓋源極3 和漏極3 的半導體層324、布置在半導體層3M上的柵極絕緣膜 314和布置在柵極絕緣膜314上的柵極322，由此柵極322部分與在裝置基板310的整個表 面上布置的源極3 和漏極3 交疊。源極3 和漏極328由金屬制成，在裝置基板310上相互隔開。源極3 的一端和 漏極328的一端通過布置在柵極322的下面而與柵極322交疊。構成源極3 和漏極3 的金屬可具有層積結構。半導體層324由氧化物制成，并布置在裝置基板310上以致其與源極3 和漏極 328交疊或覆蓋源極3 和漏極328。半導體層3M包括在相互隔開的源極3 和漏極3 之間布置有背溝道區域(BC)的下部區域，和包括有與柵極絕緣膜314接觸的溝道區域C的 上部區域。構成半導體層324 的氧化物可以是(Ga2O3)x(In2O3)1-^ (In2O3)x(ZnO)1^, (ZnO) x (Gei2O3) & 或(In2O3) x (Gei2O3) y (ZnO) z，其中 0 彡 χ 彡 5，0 彡 y 彡 5，0 彡 ζ 彡 5。此處，x、y 和 ζ可以是任何值，例如，整數、有理數等。柵極絕緣膜314由位于設置有源極3 和漏極328以及半導體層324的裝置基板 310的整個表面上的氮化硅層、氧化硅層或氮化硅氧化物層構成。柵極322例如以島狀形式 或其它形式形成在半導體層3M上以致其與源極3 和漏極3 部分交疊。構成柵極322 的金屬可具有層積結構。根據第四實施方式，參考圖1D，具有上柵極結構的薄膜晶體管(TFT)包括裝置基板410、布置在裝置基板410上的半導體層424、在半導體層似4上相互隔開的源極似6和 漏極428、布置在設置有源極似6和漏極4 的半導體層似4上的柵極絕緣膜414和布置在 柵極絕緣膜414上的柵極422，由此柵極422與布置在半導體層似4上的源極似6和漏極 428部分交疊。半導體層424由氧化物制成，并在裝置基板410上形成。半導體層似4包括形成 有背溝道區域(BC)的下部區域，和其中溝道區域(C)與布置在相互隔開的源極似6和漏極 428之間和之上的柵極絕緣膜414接觸的上部區域。構成半導體層424 的氧化物可以是(Ga2O3)x(In2O3)1-^ (In2O3)x(ZnO)1^, (ZnO) x (Gei2O3) & 或(In2O3) x (Gei2O3) y (ZnO) z，其中 0 彡 χ 彡 5，0 彡 y 彡 5，0 彡 ζ 彡 5。此處，x、y 和 ζ可以是任何值，例如，整數、有理數等。源極似6和漏極428由金屬制成，并在柵極絕緣膜414上相互隔開。源極似6的一 端和漏極428的一端與柵極422交疊。構成源極4 和漏極428的金屬可具有層積結構。柵極絕緣膜414使用氮化硅層、氧化硅層或氮化硅氧化物層形成在裝置基板410 的整個表面上。柵極422以例如島狀形式或其它形式形成在半導體層似4上，以致其與源 極4 和漏極4 部分交疊。構成柵極422的金屬可具有層積結構。在本發明的各實施方式中，半導體層(例如124、224、324、424)可使用已知技術形 成。例如，半導體層可以使用涂層法施用至柵極絕緣層或基板上。在那樣的情況中，不同的 材料可以在涂布過程中混合施用以提供具有分別由不同材料構成的第一和第二區域的半 導體層。在一個實例中，當將用于半導體層的第一材料涂布在柵極絕緣層或基板上時，隨后 可加入用于半導體層的第二材料，從而以第一和第二材料的混合物選擇性地涂布在柵極絕 緣層或基板的某些區域中。結果，可以形成本發明的半導體層。在另一個實例中，具有不 同材料的第一和第二半導體子層可以形成在柵極絕緣層或基板上，以提供本發明的半導體 層。圖2是根據本發明一個實施方式Wh2O3-ZnO-Ga2O3三元體系中通過霍耳效應繪制 的遷移率和載流子水平的圖的實例。基于在實驗過程中改變X的值而得到的一些測定值生 成該圖。參考圖2，當化和Si增加時，遷移率和載流子水平升高。當( 增加時，遷移率和 載流子水平降低。因此，關于本發明第一和第二實施方式的具有下柵極結構的薄膜晶體管， 半導體層IM或2M的下部區域基于溝道區域(C)而包含大量的A區組分，而半導體層IM 或224的上部區域基于背溝道區域(BC)而包含大量的B區組分。也就是說，關于第一和第二實施方式的具有下柵極結構的薄膜晶體管，基于溝道 區域(C)，半導體層IM或224的下部區域包含的ZnO或^i2O3(摩爾％)多于Ga2O3(摩 爾％ )，而基于背溝道區域(BC)，半導體層IM或224的上部區域包含的Ga2O3 (摩爾％ )多 于SiO或M2O3 (摩爾％ )。具體而言，當半導體層IM或224由(In2O3)x (SiO)1I構成時，基于溝道區域(C)， 半導體層124的下部區域包含的In2O3 (摩爾％ )的量等于或大于SiO(摩爾％ )的量。同樣，當半導體層1 或224由(Gii2O3)x (In2O3)1I構成時，基于溝道區域(C)，半導 體層IM或224的下部區域包含的^i2O3 (摩爾％ )多于Ga2O3 (摩爾％)，而基于背溝道區 域(BC)，半導體層IM或224的上部區域包含的Gii2O3 (摩爾％ )多于h203(摩爾％ )。
同樣，當半導體層1 或224由(SiO)x(Ga2O3)^構成時，基于溝道區域(C)，半導 體層IM或224的下部區域包含的ZnO (摩爾％ )多于Ga2O3 (摩爾％ )，而基于背溝道區域 (BC)，半導體層IM或224的上部區域包含的Ga2O3 (摩爾％ )多于SiO (摩爾％ )。同樣，當半導體層IM或2M由(In2O3) x(Zn0)y(Gii203) 2構成時，基于溝道區域(C)， 半導體層IM或224的下部區域包含的ZnO (摩爾％ )多于Ga2O3 (摩爾％ )，而基于背溝道 區域(BC)，半導體層IM或224的上部區域包含的Ga2O3 (摩爾％)多于^i2O3 (摩爾％)或 ZnO (摩爾 ％ )。對于構成半導體層124或2M的氧化物，圖2的圖使用的x、y和ζ如下0彡χ彡5， 0彡y彡5，0彡ζ彡5。關于本發明第三和第四實施方式的具有上柵極結構的薄膜晶體管，半導體層3M 或424的上部區域基于溝道區域(C)而包含大量的A區組分，而其下部區域基于背溝道區 域(BC)而包含大量的B區組分。也就是說，半導體層3M或424的上部區域基于溝道區域 (C)而包含的ZnO或In2O3 (摩爾％ )多于Gei2O3 (摩爾％ )，而半導體層3M或424的下部區 域基于背溝道區域(BC)而包含的Ga2O3 (摩爾％ )多于ZnO或h203 (摩爾％ )。具體而言，當半導體層3 或424由(In2O3) x (SiO) h構成時，基于溝道區域(C)， 半導體層3M或424的上部區域包含的In2O3 (摩爾％)的量等于或大于SiO (摩爾％ )的 量。同樣，當半導體層3 或424由(Gii2O3) x (In2O3) h構成時，基于溝道區域(C)，半導 體層3 或424的上部區域包含的^i2O3 (摩爾％ )多于Ga2O3 (摩爾％ )，而基于背溝道區 域(BC)，半導體層3M或424的下部區域包含的Ga2O3 (摩爾％ )多于h203 (摩爾％ )。同樣，當半導體層3M或424由(ZnO) x (Ga2O3) h構成時，基于溝道區域(C)，半導 體層3 或424的上部區域包含的ZnO (摩爾％ )多于Ga2O3 (摩爾％ )，而基于背溝道區域 (BC)，半導體層3M或424的下部區域包含的Ga2O3 (摩爾％ )多于SiO (摩爾％ )。同樣，當半導體層3M或似4由(In2O3) x(Zn0)y(Gii203) 2構成時，基于溝道區域(C)， 半導體層3M或424的上部區域包含的^i2O3或SiO (摩爾％ )多于Ga2O3 (摩爾％)，而基 于背溝道區域(BC)，半導體層3 或424的下部區域包含的Ga2O3 (摩爾％)多于^i2O3 (摩 爾％ )或SiO (摩爾％ )。在構成半導體層3M或似4的氧化物中，圖2的圖使用的x、y和ζ如下0彡χ彡5， 0彡y彡5，0彡ζ彡5。如此，基于溝道區域(C)，具有下柵極結構的薄膜晶體管(TFT)在半導體層的下部 區域包含比( 更多的ai或h (以增大遷移率和載流子水平)，而基于背溝道區域(Be)，在 半導體層的上部區域包含比h或更多的Ga(與氧的結合強度更高)。同樣，基于溝道區域(C)，具有上柵極結構的薄膜晶體管(TFT)在半導體層的上部 區域包含比( 更多的ai或h (以增大遷移率和載流子水平)，而基于背溝道區域(Be)，在 半導體層的下部區域包含比h或ai更多的以減小遷移率和載流子水平)。因此，關于本發明的具有上柵極結構的薄膜晶體管和具有下柵極結構的薄膜晶體 管，由于半導體層的溝道區域(C)的電導率增加，所以斷開狀態的半導體層的背溝道區域 (BC)中由氧損失導致的載流子的生成受到抑制，并且通過泄露通道的漏電流減少，由此改 善了薄膜晶體管(TFT)的性質。
同時，半導體層1M、2M、3M或424的溝道區域(C)和背溝道區域(BC)并不限于 圖中所示的圓點，而可具有擴大的范圍或具有不同的形狀和/或大小。圖3是比較現有技術的薄膜晶體管(裝置A和B)和根據本發明一個實例的 薄膜晶體管(裝置C)的效果的圖的實例。參考圖3，根據本發明一個實例的薄膜晶 體管(裝置C)包括如上文所述的具有下部區域和上部區域的半導體層，其中設置有 溝道區域的下部區域由例如anAh^r^jGaWl制成，設置有背溝道區域的上部 區域由例如(In2O3) L7 (ZnO) 3.3 (Ga2O3) 5 ^ 在該實例中，與半導體層的整個區域由 (工 仏夂口勸夂出^！⑷山制成的現有技術的裝置A相比，本發明的薄膜晶體管(裝置C)顯示 了較低的切斷電流，而與半導體層的整個區域由(In2O3)U(ZnO)i3(Gii2O3)5制成的現有技術 的裝置B相比，顯示了較高的切斷電流。因此，本發明的薄膜晶體管增大了導通電流和遷移率，并抑制了漏電流，由此改善 了薄膜晶體管的工作性質。本發明的薄膜晶體管的柵極結構不限于前述實施方式的結構，而可以是單柵極或 雙柵極。本發明的薄膜晶體管可用于集成電路，或包括該集成電路的結構體，如顯示面板 (例如，平板顯示器如IXD、PDP、ELD、FED、VFD或0LED)。例如，本發明的IXD包括多個根據 以上本發明任何實施方式所討論的TFT和其他已知的元件，如數據線、柵極線、像素區、液 晶層、黑色矩陣層(black matrix layer)、濾色片等等。同樣，PDP、ELD、FED、VFD或OLED 包括多個根據以上本發明任何實施方式所討論的TFT和其他已知的元件。對于本領域技術人員顯而易見的是可在不背離本發明的實質或范圍的條件下獲 得本發明的各種改進和變化。因此，倘若本發明的改進和變化進入了所附權利要求和其等 價變換的范圍內，則本發明將涵蓋所述改進和變化。
權利要求
1.一種薄膜晶體管，所述薄膜晶體管包括 布置在基板上的柵極；在所述基板上相互隔開的源極和漏極；使所述柵極與所述源極和漏極絕緣的柵極絕緣膜；和通過所述柵極絕緣膜與所述柵極絕緣的半導體層，所述半導體層包括第一區域和第二 區域，所述半導體層由(In2O3)x(Ga2O3)y (ZnO)z制成，其中0彡χ彡5，0彡y彡5，0≤ζ≤5， 其中在所述半導體層的所述第一區域中X或Z大于Y，和 在所述半導體層的所述第二區域中Y大于X和Ζ。
2.如權利要求1所述的薄膜晶體管，其中所述第一和第二區域分別是溝道區域和背溝 道區域。
3.如權利要求2所述的薄膜晶體管，其中所述柵極具有下柵極結構，其中所述溝道區 域布置在所述半導體層中的所述源極和漏極之間，所述背溝道區域布置在所述溝道區域上方。
4.如權利要求2所述的薄膜晶體管，其中所述柵極具有上柵極結構，其中所述背溝道 區域布置在所述半導體層中的所述源極和漏極之間，所述溝道區域布置在所述背溝道區域 上方。
5.如權利要求1所述的薄膜晶體管，其中在所述半導體層的所述第一區域中X大于Ζ。
6.如權利要求1所述的薄膜晶體管，其中在所述半導體層的所述第一區域中X等于Ζ。
7.如權利要求1所述的薄膜晶體管，其中在所述基板上布置所述柵極， 在設置有所述柵極的所述基板上布置所述柵極絕緣膜，在所述柵極絕緣膜上布置所述源極和漏極，其中所述源極和漏極與所述柵極部分交 疊，和在所述柵極絕緣膜上布置所述半導體層，其中所述半導體層覆蓋所述源極和漏極。
8.如權利要求1所述的薄膜晶體管，其中在所述基板上布置所述柵極， 在設置有所述柵極的所述基板上布置所述柵極絕緣膜，在所述柵極絕緣膜上布置所述半導體層，其中所述半導體層與所述柵極交疊，和 在所述半導體層上布置所述源極和漏極，其中所述源極和漏極相互隔開并與所述柵極 部分交疊。
9.如權利要求1所述的薄膜晶體管，其中所述源極和漏極在所述基板上相互隔開， 在所述基板上布置所述半導體層，其中所述半導體層覆蓋所述源極和漏極， 在設置有所述半導體層的所述基板上布置所述柵極絕緣膜，和在所述柵極絕緣膜上布置所述柵極，其中所述柵極與所述源極和漏極部分交疊。
10.如權利要求1所述的薄膜晶體管，其中在所述基板上布置所述半導體層， 所述源極和漏極在所述半導體層上相互隔開，在設置有所述源極和漏極的所述半導體層上布置所述柵極絕緣膜，和 在所述柵極絕緣膜上布置所述柵極，其中所述柵極與所述源極和漏極部分交疊。
11.一種薄膜晶體管，所述薄膜晶體管包括 布置在基板上的柵極；在所述基板上相互隔開的源極和漏極；使所述柵極與所述源極和漏極絕緣的柵極絕緣膜；通過所述柵極絕緣膜與所述柵極絕緣的半導體層，所述半導體層包括第一區域和第二 區域，其中所述第一區域包含的ZnO和In2O3中的至少一種多于Ga2O3，和 其中所述第二區域包含的Ga2O3多于ZnO和In2O3中的至少一種。
12.如權利要求11所述的薄膜晶體管，其中所述第一區域是溝道區域，所述第二區域 是背溝道區域。
13.一種顯示裝置，所述顯示裝置包括 包括多個薄膜晶體管的顯示板，所述薄膜晶體管中的每一個包括布置在基板上的柵極；在所述基板上相互隔開的源極和漏極；使所述柵極與所述源極和漏極絕緣的柵極絕緣膜；和通過所述柵極絕緣膜與所述柵極絕緣的半導體層，所述半導體層包括第一區域和第二 區域，其中所述第一區域包含的ZnO和In2O3中的至少一種多于Ga2O3，和 其中所述第二區域包含的Ga2O3多于ZnO和In2O3中的至少一種。
14.如權利要求13所述的顯示裝置，其中所述第一區域是溝道區域，和所述第二區域 是背溝道區域。
15.如權利要求13所述的顯示裝置，所述下柵極結構包括 形成在基板上的柵極；和覆蓋所述柵極的柵極絕緣層， 其中所述柵極處于所述源極和漏極的下方。
16.如權利要求15所述的顯示裝置，其中所述源極和漏極形成在所述柵極絕緣層上并 由所述半導體層覆蓋，所述半導體層中的溝道區域形成在所述半導體層下部的所述源極和 漏極之間。
17.如權利要求15所述的顯示裝置，其中所述半導體層形成在所述柵極絕緣層上，所 述源極和漏極形成在所述半導體層上，溝道區域形成在所述半導體層的下部。
18.如權利要求13所述的顯示裝置，所述上柵極結構包括 在形成于基板上的所述半導體層上形成的柵極絕緣層；和 形成在所述柵極絕緣層上的所述柵極，其中所述柵極形成在所述源極和漏極的上方。
19.如權利要求18所述的顯示裝置，其中所述源極和漏極形成在所述基板上并由所述 半導體層覆蓋，溝道區域形成在所述半導體層的上部。
20.如權利要求18所述的顯示裝置，其中所述源極和漏極形成在所述半導體層上并由 所述柵極絕緣層覆蓋，溝道區域形成在所述半導體層的上部。
全文摘要
本發明涉及一種薄膜晶體管，所述薄膜晶體管用于增大溝道區域的電導率并抑制背溝道區域的漏電流，以及包括所述薄膜晶體管的顯示裝置。根據一個實施方式，所述薄膜晶體管包括布置在基板上的柵極；在基板上相互隔開的源極和漏極；使柵極與源極和漏極絕緣的柵極絕緣膜；和通過柵極絕緣膜與柵極絕緣的半導體層，所述半導體層包括溝道區域和背溝道區域，所述半導體層由(In2O3)x(Ga2O3)y(ZnO)z(0≤x≤5，0≤y≤5，0≤z≤5)制成，其中在所述半導體層的溝道區域中X或Z大于Y，而在所述半導體層的背溝道區域中Y大于X和Z。
文檔編號H01L29/786GK102117836SQ20101022603
公開日2011年7月6日 申請日期2010年7月6日 優先權日2009年12月31日
發明者徐知延, 許宰碩 申請人:樂金顯示有限公司