專利名稱：埋入式位線結構、具其之場效晶體管結構及其制法的制作方法
技術領域：
本發明涉及一種半導體裝置，特別是涉及一種埋入式位線結構、具有其之場效晶 體管(field effect transistor, FET)結構、及其制法。
背景技術：
具有埋入式(embedded或buried)位線的垂直式鰭狀柵極場效晶體管 (Fin-shaped gate field effect transistor, FinFET)因為有簡易的中間制作工藝 (middle-of-line (MOL) process)，而成為下一世代4F2 (F為特征尺寸)存儲單元的主流。然 而，前端制作工藝(front-end-of-line (FEOL) process)也因此更復雜，尤其是需要半個特 征尺寸的淺溝隔離結構(shallow trench isolation，STI)。使得30nm世代的STI的深寬 比(aspect ratio)會大于20，而難以在間隙(gap)中填入氧化物膜，此有礙動態隨機存取 存儲器(DRAM)尺寸的縮小。已有人提出依循擴大隔離規則(接近1特征尺寸)的具有埋入式位線的垂直式 (vertical)圍繞式柵極晶體管(surrounding gate transistors，SGT)，此大為降低 STI 制 造的困難。然而，存儲單元陣列的臨界電壓(threshold voltage, Vth)的穩定性因為復雜 的制作工藝而變差。復雜的制作工藝為例如冗長的埋入式位線形成步驟、旋涂式介電材料 (spin-on-dielectric, S0D)的凹槽形成步驟、金屬及η+型多晶硅界定的晶體管柵極長度。 而在垂直尺寸的限制下，也無法延長柵極通道長度來減少Vth的變動。因此，對于新穎的FinFET結構及其制法仍有所需，以避免前述問題。
發明內容
本發明的一目的在于提供一種埋入式位線結構、具有此種埋入式位線結構的FET 結構及制造此種埋入式位線結構的方法，其中可相對減少STI的深寬比，并且能有穩定的
V妃依據本發明的一具體實施例提供一種埋入式位線，其包括一定義有一主動區的基 底、一圍繞主動區的溝槽、及一位線。基底包括一具有原始上表面的絕緣層及一位于絕緣層 原始上表面上的半導體層。位線設置于溝槽下部的主動區的一側。位線包括一第一部分及 一第二部分。第一部分設置于絕緣層中并低于絕緣層原始上表面。第二部分設置于第一部 分上以與主動區的半導體層電連接。絕緣襯層設置于位線的第一部分上，并位于位線的第 二部分與跟主動區相對的基底的半導體層之間供隔離之用。一 STI設置于溝槽內以圍繞主 動區做為隔離之用。依據本發明的另一具體實施例提供一種具有埋入式位線的場效晶體管結構，其包 括一定義有一主動區的基底、一溝槽、一位線及一字線。此FET結構包括與上述類似的位線 結構。位線與FET電連接。字線設置于主動區另一側的基底中，與位線互相交越，并與FET 電連接。依據本發明的又一具體實施例提供一種制造埋入式位線結構的方法，其包括下列步驟。提供一基底，其包括一具有原始上表面的絕緣層及一位于絕緣層的原始上表面上的 半導體層。在基底上形成一主動區。形成一溝槽，使其圍繞主動區并向下穿過半導體層至 絕緣層中。在溝槽中的主動區的一側形成一位線的一第一部分，其低于絕緣層的原始上表 面。于溝槽的相對于主動區并且高于位線第一部分的一側壁上形成一絕緣襯層，以將位線 與基底的半導體層隔離。在溝槽內的位線的第一部分上形成位線的一第二部分以使位線與 主動區的半導體層電連接。在溝槽中填入絕緣材料以形成一 STI。
10基底11溝槽12硅基底14絕緣層15原始上表面16半導體層16a、16b源/漏極區18第一部分20第二部分22位線24STI26,30字線28絕緣襯層101、103、105、107、109、111、113步驟
具體實施例方式
本發明提供一種具有埋入式位線的FET結構。此FET結構包括依據本發明的埋入 式位線結構，其結構參閱圖1至圖4，并詳述于后。基底10包括一絕緣層14，例如氧化物 層，及一半導體層16，例如硅層。半導體層16位于絕緣層14的原始上表面15上。可視情 況在絕緣層14下方進一步包括有硅基底12，以支撐整個結構。基底可為例如絕緣層上覆硅 (silicon-on-insulator, SOI)―帛。-/ 10一±云力@ (active area，AA)。
一溝槽11圍繞主動區。一位線22設置于溝槽11中，并位于主動區的一側。位線22包括 一第一部分18及一第二部分20。第一部分18埋入在絕緣層14中并低于絕緣層14的原始 上表面15。第二部分20設置于第一部分18上以與主動區的半導體層16電連接。如圖3 所示，一絕緣襯層觀設置于位線22的第一部分18上，并位于位線22的第二部分20與跟 主動區相對的基底10的半導體層16之間，供隔離之用。在若干附圖例如圖1及圖2中并 未顯示絕緣襯層觀及層間介電層，以便能夠清楚顯示其他元件。將一 STI M設置于溝槽 內以圍繞主動區，以將主動區與基底的半導體層的其他部件隔離。因此，STIM可將溝槽11填滿。STI M可往下穿過半導體層16，部分進入絕緣層14中，及部分停在位線22上。使 得位線22被埋入，并且，除了與主動區電連接的第二部分20之外，第一部分18與半導體層 16是不互相接觸的。第一部分18及第二部分20可包括導電材料，例如金屬及多晶硅。較 佳為第一部分18包括金屬，及第二部分20包括多晶硅。第一部分18可為線形，第二部分 20可為線形或僅為塊狀以將第一部分18與主動區電連接。字線沈設置于沿主動區的另一側的基底10中，與位線22互相交越，并與FET的 柵極(未示出)電連接。如圖1所示，FET可包括一對源/漏極區(S/D) 16a、16b，其可分別位于主動區的半 導體層的上部及下部中，及一柵極結構，其可設置于源極區與漏極區之間，成為垂直式晶體管。依據本發明的又一具體實施例，提供一種制造埋入式位線結構的方法。圖5的流 程圖及圖6至圖8的截面圖顯示此方法的一具體實施例。在步驟101中，提供一基板。如 前述，基底可包括硅基底12、絕緣層14、及半導體層16。在步驟103中，在基底中定義主動 區。在步驟105中、形成一溝槽以圍繞主動區并往下穿越半導體層16及至基底的絕緣層14 中。此可通過使用圖案化的硬掩模以光刻制作工藝(microlithography process)及蝕刻 制作工藝而達成。其后，在步驟107中，在溝槽中的主動區的一側形成位線的第一部分18。 所形成的位線第一部分18的高度低于絕緣層14原始上表面15。換言之，絕緣層14原始上 表面15高于第一部分18的上表面。當第一部分18包括金屬時，其可通過例如化學氣相沉 積法以于溝槽的下部沉積金屬層而形成。可回蝕刻以控制所得金屬層的高度。其后，在步驟109中，在溝槽11的主動區對面的一側壁上高于位線第一部分18的 地方形成一絕緣襯層28，以將位線第一部分18與半導體層16隔離。可通過使用例如沉積 制作工藝在溝槽的全部側壁上形成絕緣層，再將絕緣層位于主動區側壁高于位線第一部分 18的部分，以例如蝕刻制作工藝去除，其中可將所欲的部分以掩模保護。在步驟111中，在 溝槽11內的位線22第一部分18上形成位線的第二部分20，以使位線22與主動區的半導 體層16電連接。第二部分20可包括多晶硅，可通過化學氣相沉積法形成。在步驟113中， 通過例如化學氣相沉積法或旋涂介電材料制作工藝，在溝槽中填入絕緣材料，例如氧化物 材料，以形成STI 24。再參閱圖1及圖8，可進一步在基底中的主動區的另一側形成一字線沈，使其與位 線22互相交越并與主動區電連接。在主動區形成FET。在一具體實施例中，在基底中的主 動區的另一側形成字線沈，使其與位線22互相交越，并與主動區的半導體層16的中間部連 接(以垂直方向來看)，及將摻雜物例如η-型摻雜物植入主動區半導體層16中間部兩側的 一下部及一上部，以形成一對源/漏極區16a、16b。本發明的位線結構也適合搭配現有的鰭狀柵極結構。柵極結構可包括鰭狀柵極結 構，例如雙重柵極FinFET結構。可再設置一字線，使兩字線分別與鰭狀柵極結構的兩相對 側電連接。或者，參閱圖9，可使柵極結構進一步為圍繞式柵極結構，可使字線30形成在基 底中而圍繞此種圍繞式柵極，并與位線22互相交越。基底的半導體層，例如硅膜，其厚度依所得的所欲裝置而定，可由垂直式晶體管幾 何尺寸(包括向外擴散接面、柵極通道長度、STI形式容量等)決定。因為半導體層是設置 于絕緣層上，依據本發明的位線位于絕緣層及STI中而可有良好的絕緣，因此與現有技術相較之下，半導體層厚度可顯著減少。因為埋入式位線的下部形成于絕緣層中，因此降低寄生電容。因為FET建構在絕 緣層上，STI相對較淺，因此STI的制造相對上較簡單。由于在埋入式位線的結構下的STI 填入制作工藝較簡單，因此在40nm或以下的特征尺寸的柵極通道可較長，可獲得穩定的陣 列Vth。再者，由于是埋入式位線結構，因此不會有金屬污染的風險。以上所述僅為本發明的較佳實施例，凡依本發明權利要求所做的均等變化與修 飾，皆應屬本發明的涵蓋范圍。
權利要求
1.一種埋入式位線結構，包括基底，其包括具有一原始上表面的絕緣層及位于該絕緣層原始上表面上的半導體層， 其中該基底包括主動區；溝槽，其圍繞該主動區并向下穿過該半導體層至該絕緣層中； 位線，其設置于該溝槽的下部的該主動區的一側，其中該位線包括第一部分及第二部 分，該第一部分設置于該絕緣層中并低于該絕緣層原始上表面，該第二部分設置于該第一 部分上以與該主動區的該半導體層電連接；絕緣襯層，其設置于該位線的該第一部分上，及位于該位線的該第二部分與跟該主動 區對面的該基底的該半導體層之間以供隔離；及淺溝隔離結構，其設置于該溝槽內以圍繞該主動區以供隔離。
2.如權利要求1所述的埋入式位線結構，其中該基底包括一絕緣層上覆硅基底。
3.一種具有埋入式位線的場效晶體管結構，包括基底，其包括具有原始上表面的絕緣層及位于該絕緣層的該原始上表面上的半導體 層，其中該基底包括主動區，及場效晶體管；溝槽，其圍繞該主動區并向下穿過該半導體層至該絕緣層中； 位線，其設置于該溝槽下部的該主動區的一側，其中該位線包括第一部分及第二部分， 該第一部分設置于該絕緣層中并低于該絕緣層的該原始上表面，該第二部分設置于該第一 部分上以與該場效晶體管電連接；絕緣襯層，其設置于該位線的該第一部分上，及位于該位線的該第二部分與跟該主動 區相對的該基底的該半導體層之間以供隔離；淺溝隔離結構，其設置于該溝槽內以圍繞該主動區以供隔離；及 字線，其位于該基底中的該主動區的另一側，與該位線互相交越，并與該場效晶體管電 連接。
4.如權利要求3所述的具有埋入式位線的場效晶體管結構，其中該基底包括一絕緣層 上覆硅基底。
5.如權利要求3所述的具有埋入式位線的場效晶體管結構，其中該場效晶體管包括對 源/漏極區及柵極結構，該對源/漏極區分別設置于該主動區的該半導體層的上部及下部 中，該柵極結構設置于該源極區與該漏極區之間。
6.如權利要求5所述的具有埋入式位線的場效晶體管結構，其中該柵極結構包括鰭狀 柵極結構。
7.如權利要求6所述的具有埋入式位線的場效晶體管結構，進一步包括另一字線，該 兩個字線分別與該鰭狀柵極結構的兩個相對側電連接。
8.如權利要求5所述的具有埋入式位線的場效晶體管結構，其中該柵極結構包括圍繞 式柵極結構。
9.如權利要求8所述的具有埋入式位線的場效晶體管結構，其中該字線進一步圍繞該 圍繞式柵極結構。
10.一種制造埋入式位線結構的方法，包括提供一基底，其包括一具有原始上表面的絕緣層及一位于該絕緣層的該原始上表面上 的半導體層；在該基底上形成一主動區；形成一溝槽，使其圍繞該主動區并向下穿過該半導體層至該絕緣層中；在該溝槽的一下部中的該主動區的一側形成一位線的一第一部分，其中該位線的該第 一部分低于該絕緣層的該原始上表面；在該溝槽的相對該主動區的一側壁上并高于該位線的該第一部分之處形成一絕緣襯 層，以將該位線與該基底的半導體層隔離；在該溝槽內的該位線的該第一部分上形成該位線的一第二部分，以使該位線與該主動 區的該半導體層電連接；及在該溝槽中填入絕緣材料以形成一淺溝隔離結構。
11.如權利要求10所述的制造埋入式位線結構的方法，其中該基底包括一絕緣層上覆娃基底。
12.如權利要求10所述的制造埋入式位線結構的方法，進一步包括在該基底中的該主 動區的另一側形成一字線，使其與該位線互相交越并與該主動區連接。
13.如權利要求12所述的制造埋入式位線結構的方法，進一步包括于該主動區形成一 場效晶體管。
14.如權利要求10所述的制造埋入式位線結構的方法，進一步包括在該基底中的該 主動區的另一側形成一字線，使其與該位線互相交越并與該主動區的半導體層的中間部連 接，及將摻雜物植入該主動區的半導體層的該中間部兩側的一下部及一上部，以形成一對 源/漏極區。
15.如權利要求10所述的制造埋入式位線結構的方法，進一步包括在該主動區形成一場效晶體管，其中該場效晶體管包括一鰭狀柵極及一對源/漏極 區；及在該基底中的該主動區的另一側形成一字線，使其與該位線互相交越并與該鰭狀柵極 電連接。
16.如權利要求10所述的制造埋入式位線結構的方法，進一步包括在該主動區形成一場效晶體管，其中該場效晶體管包括一圍繞式柵極及一對源/漏極 區；及在該基底中形成一字線，其中該位線圍繞該圍繞式柵極及與該位線互相交越。
17.如權利要求10所述的制造埋入式位線結構的方法，其中，形成該絕緣襯層的步驟 是通過下列步驟進行在該溝槽的全部側壁上形成一絕緣層，及其后，將該絕緣層的位于該主動區側壁高于該位線第一部分的部分去除。
18.如權利要求10所述的制造埋入式位線結構的方法，其中，在該溝槽中填入絕緣材 料以形成一淺溝隔離結構的步驟，是通過一旋涂介電材料制作工藝進行。
全文摘要
本發明公開一種埋入式位線結構、具其之場效晶體管結構及其制法，其中，基底包括具有原始上表面的絕緣層及位于絕緣層原始上表面上的半導體層。位線設置于溝槽下部的主動區的一側。位線包括第一部分及第二部分。第一部分位于絕緣層中并低于絕緣層的原始上表面。第二部分設置于第一部分上以與主動區的半導體層電連接。絕緣襯層設置于位線的第一部分上，并位于位線的第二部分與跟主動區相對的基底的半導體層之間以供隔離。一STI設置于溝槽內以圍繞主動區以供隔離。
文檔編號H01L23/528GK102097412SQ20101022114
公開日2011年6月15日 申請日期2010年6月30日 優先權日2009年12月10日
發明者任興華, 黃承智, 黃永孟 申請人:南亞科技股份有限公司