專利名稱：對切割的集成電路中的破裂的抑制的制作方法
技術領域：
本發明總體上涉及集成電路(IC)，并且更具體地說，涉及拆分(SingUlating)IC 管芯(die)。
背景技術：
低k和超低k電介質以及銅金屬化被用于改進前沿硅技術中的性能。盡管它們分 別提供了較低的介電常數和電阻率，但銅互連部和這些電介質的堆疊可能在機械特性方面 脆弱。這種脆弱性起因于相對于二氧化硅和摻氟二氧化硅的低k和超低k電介質的較低的 破裂韌度，以及電介質的不同層之間以及電介質與銅之間的粘著強度的降低。這些特性可 能導致利用低k電介質的IC的顯著產量損失和早期故障。為了改善這些問題，通常的實踐是繞IC管芯的邊緣添加稱為密封環的加固結構。 該密封環用于重新分布由裝配和熱機械應力引起的負荷，并且減輕邊緣缺陷的滲透蔓延到 IC的有效區域中。
發明內容
一方面提供了一種半導體器件，該半導體器件包括具有基板和管芯邊緣的拆分的 管芯。互連電介質層定位在該基板上。集成電路具有定位在該互連電介質層內的互連部。 溝槽(trench)和密封環定位在該互連電介質層內，并且該密封環定位在該溝槽與集成電 路之間。該互連電介質層的殘余部分定位在該溝槽與管芯邊緣之間。另一方面是一種具有形成在其上的多個集成電路的半導體晶片。互連電介質層定 位在該晶片上。集成電路在該互連電介質層內具有相應的互連部。密封環定位在該電介質 層內并且定位在所述集成電路之間。定位在該互連電介質層內的溝槽定位在所述密封環之 間。另一方面是一種形成集成電路管芯的方法。該方法包括提供具有定位在基板上 的第一集成電路和定位在該基板上的第二集成電路的晶片。劃線道(scribe street)定位 在第一和第二集成電路之間。該第一和第二集成電路包括互連電介質層。將第一密封環定 位在所述互連電介質層內并且定位在所述第一集成電路與所述劃線道之間。將第二密封環 定位在所述互連電介質層內并且定位在所述第二集成電路與所述劃線道之間。將第一和第 二溝槽形成在互連電介質層中，使得第一密封環定位在第一溝槽與第一集成電路之間，第 二密封環定位在第二溝槽與第二集成電路之間，并且電介質條定位在第一溝槽與第二溝槽 之間。
根據半導體工業中的常規做法，附圖的各種特征可以不按比例繪制。事實上，為了 清楚討論起見，各種特征的尺寸可以任意增加或減少。現在，參照結合附圖進行的以下描 述，在附圖中
圖1例示了其上形成有本公開的未拆分集成電路管芯的半導體晶片；圖2A和2B分別例示了圖1的單個集成電路管芯的平面圖和截面圖；圖3是本公開的用于形成集成電路的方法；圖4例示了形成在基板上的集成電路；圖5例示了溝槽的構圖和蝕刻；圖6例示了形成在互連電介質層中的溝槽；圖7例示了器件拆分之后的兩個管芯；以及圖8例示了封裝的管芯。
具體實施例方式在某些情況下，密封環結構無法防止邊緣缺陷的蔓延。例如，典型地，在稱為拆分 的處理中將IC分隔開。一種拆分方法使用晶片鋸切處理(例如，旋轉砂輪)，以去除被分 隔的集成電路管芯之間的切割道(dicing street)中的一部分基板(例如，晶片)和覆蓋 (overlying)層。鋸片在基板以及形成在該基板上的電介質層與金屬層上產生的應力有時 導致蔓延通過密封環的缺陷。該缺陷可能導致直接產量損失，或者可能導致電子器件的過 早故障。此處的實施例反映了以下認識，即可以通過在切割道與密封環之間形成無電介質 區而阻止在拆分期間開始的缺陷的蔓延。當缺陷形成時，其可以蔓延至該無電介質區。然 而，缺陷的蔓延因其中不存在電介質而被抑制。首先轉向圖1，其例示了具有形成在其上的多個未拆分管芯110的晶片100。指出 了兩個管芯110a、110b，以供在下面的討論中引用。如下進一步所述，每一個管芯110都典 型為標稱相同的電子器件的實例。在每一個管芯110之間的是切割道120。突出垂直與水 平切割道120以供引用。其中，切割道120提供了在管芯110之間用以在拆分處理中去除 晶片100的一部分的空間。為了易于拆分而典型地將管芯110沿直線陣列排列，但此處的 實施例并不限制于此。通常來說，管芯110通過常規晶片鋸切操作來拆分。在這種處理中， 晶片鋸片沿切割道120內的路徑切斷晶片100，包括定位在晶片上的任何電介質層或金屬 層。另選的是，可以使用激光拆分處理。本公開的實施例不限于任何特定的拆分方式。晶片100可以是適于支持加工管芯110的任何剛性基板。例如，晶片100可以是 或者包括任何元素或化合物半導體材料，如Si、Ge、InP, GaAs或CdTe。晶片100還可以是 或者包括非半導體材料，如晶態藍寶石、氧化鋁、氧化硅或氮化鋁。在某些情況下，晶片100 可以是或者包括玻璃，如半導體玻璃合成物。在某些情況下，晶片100可以包括形成在“柄 狀(handle)，，晶片上的外延層，其中，晶體管形成在該外延層中。圖2A例示了本公開的單個管芯110的平面圖。圖2B例示了如圖2A中所示的管 芯110的截面。這些圖在下面的描述中被同時引用。管芯110包括基板210和形成在該基 板上的互連電介質堆疊220。雖然未示出，但應當理解，該基板可以包括半導體材料(如上 面提到的與晶片100有關的那些半導體材料)并且還可以分別包括有源或無源器件，如晶 體管，或者電容器或二極管。互連電介質堆疊220在此處可以被簡稱為電介質堆疊220。如 在此處和權利要求書中所使用的，基板210包括晶片100的一部分和其上定位有電介質堆 疊220的任何覆蓋層。電介質堆疊220例如可以包括摻雜和非摻雜二氧化硅、低k和超低k材料，以及諸如氮化硅和碳化硅的阻擋層。在非限制例中，電介質堆疊220被例示為包括 電介質層220a、220b、220c、220d (圖2B)，它們包括相同或不同的電介質材料。雖然在圖2B 的實施例中被示為具有相等厚度，但一般來說，層220a、220b、220c、220d將具有不同厚度。
在此處和權利要求書中，術語“低k”說明電介質材料具有比二氧化硅的相對介電 常數(permittivity)(或大約4. 2)更小的相對介電常數。“超低k”材料可以具有比大約3 更小的相對介電常數。對于相關領域的技術人員應當清楚的是，某些低k和超低k材料在 機械特性方面比二氧化硅更易碎，并且例如與二氧化硅相比，通常相對更差地粘著至電介 質堆疊中的其它層。這種材料的非限制例包括摻氟或摻碳二氧化硅，多孔氧化硅，以及諸如 SiLKTM的有機材料。位于電介質堆疊220內的是可以以常規方式形成的互連部230。互連部230包括 跡線(trace)，其沿通常平行于基板210的方向向形成在基板210中的晶體管(未示出)傳 送電信號和功率。通路(via)沿通常垂直于基板210的方向在跡線之間傳送信號。互連部 230和晶體管是集成電路(IC)240的組件。如在此處和權利要求書中使用的，“互連部”指 互連IC 240上的諸如晶體管的有源器件的通路和跡線。每一個電介質層220a、220b、220c、 220d由于其內存在互連部230還是互連電介質層。電介質堆疊220不包括覆蓋最上部互連 電介質層的電介質層，舉例來說，如鈍化外涂(PO)層或其它環境阻擋層。溝槽250 (下面討論其形式和目的)定位在互連電介質層220a-220d中的一個或 多個內。殘余部分260定位在溝槽250與管芯邊緣255之間，而密封環270定位在電介質 堆疊220內并且定位在溝槽250與IC 240之間。密封環270可以以常規方式形成并且通 常可以包括定位在IC 240與管芯110的暴露邊緣之間的層疊通路和跡線。然而，由單一金 屬層構成的密封環270也在本公開的范圍內。通路和跡線典型地由同一金屬類型(例如， 銅)形成，并且與互連部230的通路和跡線同時形成。在一些實施例中，密封環270是完全 包圍IC 240的連續環。在不同實施例中，密封環270不連接至任何有源器件(如晶體管)， 也不連接至電壓源。密封環270可以連接至形成針對基板210的電連接的觸點。因而，密 封環270可以和基板210處于同一電位。密封環270典型地用于加固電介質層220a、220b、220c、220d，并且防止作為裝配 和熱機械應力的后果的脫層(delamination)。在這個意義上，密封環270類似地用于加固 合成材料中的桿體(rod)。密封環270還可以充當針對可能相反會蔓延到IC 240中的邊緣 缺陷的阻擋體。在不同實施例中，電介質層220a、220b、220c、220d中的每一個都包括密封 環270的一部分。邊緣缺陷例如可以是與電介質層220a、220b、220c、220d中的一個或多個相關聯 的裂縫或脫層。裂縫典型地穿過單個層，而脫層典型地在層之間伸展。在任一情況下，除非 以某一方式停止，否則邊緣缺陷可以蔓延到IC 240中。雖然密封環270可以減少這種蔓延 缺陷的頻率，但在某些情況下，密封環被蔓延缺陷破壞到該缺陷到達IC 240的程度。然而，在本公開的實施例中，溝槽250可以用于阻止可能相反會破壞密封環270并 且蔓延到IC 240中的缺陷。如果在拆分期間，因晶片鋸而造成的應力導致在殘余部分260 的電介質層220b中形成缺陷(例如，形成裂縫)，則該缺陷在其到達密封環270之前將遭遇 溝槽250。通過阻止缺陷，避免了因該缺陷而相反可能出現的IC 240的產量損失或早期故 障。
圖3例示了本公開的方法。該方法300同時參照圖4-8進行呈現。在步驟310中， 將第一和第二集成電路(例如，IC 240的兩個實例)，設置在半導體基板(例如，基板210) 上。所述集成電路被包括至少一個互連電介質層的切割道分隔開。在此，“設置”意指器件、 基板、結構性要素等可以由執行所公開方法的個體或商業實體制造，或者由此從除了該個 人或實體以外的、包括其它個體或商業實體的源獲取。圖4例示了圖1的管芯IlOaUlOb的截面圖。切割道120被定義為晶片100的 一部分和與相鄰IC 240相關聯的兩個密封環270之間的覆蓋層。參照圖4，作為示例，IC 240a與密封環270a相關聯，而IC 240b與密封環270b相關聯。切割道120是晶片100的 該部分和定位在密封環270a、270b之間的覆蓋層。切割道120具有寬度W1，該寬度W1足夠 寬以例如容納晶片鋸鋸縫，并且還可以容納IC 240a、240b之間的測試結構。電介質堆疊 220在圖4的實施例中被例示為完整的。在一些實施例中，切割道120中的電介質堆疊220 的部分已經被去除，例如，用以提供在形成IC 240a,240b中所使用的光刻處理步驟的對準 標記。轉回至圖3，在步驟320中，將溝槽(例如，溝槽250)形成在第一與第二 IC 240a、 240b之間的切割道120中的電介質層220a、220b、220c、220d的一個或多個中。圖5例示了形成溝槽250的實施例。以常規方式將光致抗蝕劑層510形成在電介 質堆疊220上。以常規方式將開口 520形成在該光致抗蝕劑層510中所希望的溝槽250的 位置上。每一個開口 520都與密封環270中的一個相鄰定位，并且定位在切割道120上。例 如，將開口 520’與密封環270b相鄰定位，并且定位在切割道120上。在一些實施例中，開 口 520形成繞IC 240的閉合環。因而，例如，開口 520，和開口 520”可以是繞IC 240b的 閉合環的一部分。蝕刻處理530去除被開口 520暴露的電介質堆疊220的至少一部分，以形成溝槽 250。蝕刻處理530可以是常規或將來發現的處理。在一些實施例中，蝕刻處理530被設置 成，具有針對不同電介質層220a、220b、220c、220d的高蝕刻速率和低選擇性。例如，可以 使用與Bosch處理類似的處理，例如，深反應離子蝕刻法(DRIE)。這種處理例如可以通過 Pegasus 蝕刻系統(可從 ST Systems (USA) Inc. , Redwood City，CA 獲得)來執行。與蝕刻 有關的處理流程(例如，光致抗蝕劑類型、厚度以及固化)、蝕刻參數以及蝕刻后清潔的各 方面可以通過處理賣方(舉例來說，如ST Systems)作為處理模塊提供。在一些實施例中，可以使用多個蝕刻處理，每一個蝕刻處理都被設置成去除特定 的電介質層。例如，在不同的電介質層具有顯著不同的成分(如硅基與碳基)的情況下，可 能希望這樣使用多個處理。當電介質堆疊220的總厚度顯著時，例如，大于大約1 μ m時，通 常可能希望高蝕刻速率。然而，當例如希望更多的處理控制時，或者為了減少對于IC 240 的等離子感應破壞，可以使用較慢的蝕刻速率。可以將蝕刻處理530定時成在基板210上 或者在電介質堆疊220內停止。另選的是，蝕刻處理530的終點可以在基板210上或者電 介質堆疊220內的任何中間層上。現在，轉向圖6，示出了在蝕刻處理530已經去除了電介質堆疊220的一部分之后 的管芯110a、110b。該去除形成了分別與密封環270a、270b相鄰的溝槽250a、250b，以及其 間的電介質條610。該電介質條610包括電介質堆疊220的由溝槽250a、250b限制的所述 一部分。盡管未示出，但電介質條610可以包括例如與同軸測試(in-linetest)或對準有關的各種結構。溝槽250a、250b被無限制地示為延伸至基板210。在其它實施例中，電介質 堆疊220的一部分可以保留在溝槽250內的基板210上。在所示實施例中，蝕刻處理530去除基板210上的絕大部分電介質堆疊220。什么 構成“絕大部分”取決于電介質堆疊220的易碎性。認為通過去除溝槽250內的較大量的 電介質堆疊220提供了針對邊緣缺陷的更大保護。而且，與較脆弱的電介質堆疊相比，較堅 固的電介質堆疊通常更能抵抗邊緣缺陷的產生。因而，利用較高k材料的電介質堆疊220 預期比利用較低k材料的電介質堆疊220更堅固。在某些情況下，去除“絕大部分”意指去除電介質堆疊220的總厚度的至少大約 20%。這種情況通常包含電介質堆疊220不包括低k或超低k材料的情況。電介質堆疊220 的總厚度取決于所使用的精密處理和特定器件設計所需的互連層數。典型地，電介質堆疊 220的厚度落在大約2 μ m到大約20 μ m的范圍內。因而，例如，如果總厚度為2 μ m,則當蝕 刻處理530去除電介質堆疊220的至少大約400nm時，蝕刻處理530去除了絕大部分電介 質堆疊220。在其它情況下，在去除了至少大約75%的總厚度時去除了絕大部分電介質堆疊 220。這可以是這樣的情況，例如，當電介質層220a、220b、220c、220d中的一個或多個由比 先前情況下更脆弱的材料(例如，摻氟電介質)形成時。當使用特別易碎的電介質材料(例 如，諸如多孔氧化硅的某些超低k材料)，或者所關注的互連電介質層位于基板210附近或 基板210上時，在去除了總厚度的至少大約90%時去除了絕大部分電介質堆疊220。在一些實施例中，蝕刻處理530可能在基板210上留下薄的電介質層，例如，熱氧 化物或天然氧化物層，并且仍被視為已經去除了絕大部分電介質堆疊220。在一些實施例 中，蝕刻處理530在基板210上留下了一個或多個電介質層中的整個或剩余部分，其中，該 剩余部分被確定為只帶來足夠小的缺陷蔓延風險。例如，基板觸點所通過的摻磷二氧化硅 層可以被完整保留，這減少了為形成溝槽250所需的時間。在另外的實施例中。蝕刻處理 530去除開口 520內的基板210的一部分，暴露基板210并且確保完全去除被開口 520所暴 露的所有電介質層。溝槽250的寬度W2可以和所希望的一樣寬并且和蝕刻處理530所支持的一樣窄。 溝槽250可以根據縱橫比(例如，溝槽250的寬度與其深度的比率)來表征。常規蝕刻處 理(例如，DRIE蝕刻處理)可以以至少大約30 1的縱橫比來蝕刻溝槽。因而，例如，當 電介質堆疊220為1 μ m厚時，W2可以是30nm那么窄，同時保持暴露溝槽250底部處的基板 210的能力。切割道120包括IC 240a、240b之間的兩個溝槽250a、250b。在一些實施例中，溝 槽250a、250b通常與密封環270平行地延伸。在一些實施例中，溝槽250a、250b未連接。然 而，在切割道120內的一個或多個位置處連接的溝槽250a、250b在本公開的范圍內。返回至圖3，在可選步驟330中，第一和第二集成電路(例如，IC 240a,240b)通過 可以是常規的處理來拆分。圖7例示了在拆分之后的管芯110a、110b。管芯110a、IlOb可以由在拆分處理中 使用的襯底材料來支承。該拆分處理生成鋸縫710。在沒有限制的情況下，為了易于討論， 將鋸縫710例示為與密封環270a和密封環270b等距。一般來說，鋸縫710將朝向密封環 270a、270b中的一個或另一個偏置。
切割道120的寬度W1包括溝槽250的寬度W2的兩倍、鋸縫710的寬度W3,以及從 密封環270的邊緣至溝槽250的偏移量W4的兩倍。圖7例示了溝槽250a、250b具有相等 寬度的具體情況。溝槽250a、250b具有不同寬度的實施例在本公開的范圍內。例如，取決 于所使用的鋸片的厚度，鋸縫710可以具有范圍在大約35 μ m到大約500 μ m內的寬度。如 所例示的，殘余部分260a和殘余部分260b兩者都具有寬度W5= (W1IW2IW4-W3)Z^15然而， 在非中心鋸縫710的一般情況下，殘余部分260a、260b將具有不相等的寬度。常規IC布局嘗試通過設置足夠寬的切割道使大多數缺陷不蔓延到密封環中或蔓 延通過密封環來減少因對互連電介質層的鋸切誘發破裂和脫層而造成的產量損失。在此處 描述的實施例允許晶片上的集成電路間隔更為緊密，允許將更多的IC管芯形成在單個晶 片上，從而提供了超出常規IC布局的顯著優點。通常優選的是，選擇切割道120的寬度W1、溝槽250的寬度W2、以及殘余部分260 的寬度W5,使得晶片面積被有效地利用，同時最小化微粒的生成。(鋸縫710的寬度W3通常 受例如鋸片壽命等其它考慮因素約束。)如果殘余部分260的寬度太小，則殘余部分260更 可能斷開并且在拆分期間或拆分之后生成微粒。另一方面，如果殘余部分260的寬度太大， 則不必要地消耗了晶片100上的用于放置IC240的可用面積。一般來說，在晶片上放置管 芯的目標是最大化可以在晶片上形成的完整管芯的數量。如果減少殘余部分260的寬度無 法在晶片100上產生更多完整管芯110，則可以將由較小寬度的殘余部分260所節省的面積 更好地分配給較大寬度的殘余部分260。考慮這些因素的示例性實施例使用大約為50 μ m的切割道120寬度W1和大約為 35 μ m的晶片鋸厚度。溝槽250的寬度W2大約為5 μ m。對于具有厚度為10 μ m的電介質堆 疊220的器件，溝槽250的縱橫比大約為2 1。偏移量W4大約為0.5 μ m。殘余部分260 的寬度W5則大約為2. 0 μ m。在其它實施例中，通過恰當地選擇這些參數，寬度W1可以大約 為40μπι而寬度W5可以大約為Ιμπι。這些寬度預期提供足夠的潔凈度和支持，以將微粒生 成限制成可接受水平，同時提供存在先前描述的溝槽250的益處，例如，增加管芯產量和可 靠性。一些常規集成電路設計典型地要求80 μ m或120 μ m的最小道寬，以最小化缺陷蔓 延。相比之下，本公開的范圍內的實施例使得能夠將道寬W1降低至例如50μπι或更小，減少 了大約40%到60%。這種減少使得能夠增加要設置在產品晶片上的管芯的數量。例如，對 于具有管芯尺寸大約為5mmX5mm的集成電路器件的300mm直徑晶片來說，將道寬從80 μ m 減少至50 μ m將每個晶片的管芯數量增加了大約1 %。將道寬從120 μ m減少至50 μ m將每 個晶片管芯數量增加了大約3%。在堅持不懈地推動增加晶片產量的工業中，這種增加是顯 著的并且具有商業價值。最后，返回至圖3，在可選步驟340中，將拆分的管芯110安裝在器件封裝中并且電 連接到器件封裝中。圖8例示了具有安裝至其的管芯110的封裝810。沒有限制地，將封裝810示為球 柵陣列(BGA)封裝。管芯110根據在此處的實施例形成。本申請所涉及領域的技術人員應當清楚，可以針對所述實施例進行其它和進一步 的增加、刪除、替換以及修改。
權利要求
一種半導體器件，包括具有基板和管芯邊緣的拆分的管芯；定位在所述基板上的互連電介質層；具有定位在所述互連電介質層內的互連部的集成電路；定位在所述互連電介質層內的溝槽；定位在所述互連電介質層內并且定位在所述溝槽與所述集成電路之間的密封環；以及定位在所述溝槽與所述管芯邊緣之間的所述互連電介質層的殘余部分。
2.根據權利要求1所述的半導體器件，其中，在所述溝槽內將所述互連電介質層的絕 大部分去除。
3.根據權利要求1所述的半導體器件，其中，在所述溝槽的底部暴露所述基板。
4.根據權利要求1所述的半導體器件，其中，所述互連電介質層包括低k電介質層。
5.一種具有形成在其上的多個集成電路的晶片，所述晶片包括 定位在所述晶片上的互連電介質層；在所述互連電介質層內具有相應的互連部的集成電路；定位在所述電介質層內并且定位在所述集成電路之間的密封環；以及定位在所述互連電介質層內并且定位在所述密封環之間的溝槽。
6.根據權利要求5所述的晶片，其中，所述晶片通過所述溝槽暴露。
7.根據權利要求5所述的晶片，其中，所述密封環包括銅通路或跡線。
8.一種形成集成電路管芯的方法，包括提供晶片，所述晶片具有定位在基板上的第一集成電路和第二集成電路以及該第一集 成電路與該第二集成電路之間的劃線道，所述第一集成電路和所述第二集成電路包括互連 電介質層、定位在所述互連電介質層內并且定位在所述第一集成電路與所述劃線道之間的 第一密封環、以及定位在所述互連電介質層內并且定位在所述第二集成電路與所述劃線道 之間的第二密封環；在所述互連電介質層中形成第一溝槽和第二溝槽，使得所述第一密封環定位在所述第 一溝槽與所述第一集成電路之間，所述第二密封環定位在所述第二溝槽與所述第二集成電 路之間，并且電介質條定位在所述第一溝槽與所述第二溝槽之間。
9.根據權利要求8所述的方法，還包括拆分所述第一集成電路和所述第二集成電路， 由此形成管芯邊緣和所述互連電介質層的殘余部分，使得所述殘余部分定位在所述管芯邊 緣與所述第一溝槽之間。
10.根據權利要求8所述的方法，其中，形成所述第一溝槽和所述第二溝槽來暴露所述 基板。
全文摘要
本發明涉及對切割的集成電路中的破裂的抑制。一種半導體器件具有拆分的管芯，所述拆分的管芯具有基板和管芯邊緣。互連電介質層定位在該基板上，并且集成電路具有定位在該互連電介質層內的互連部。溝槽定位在該互連電介質層中并且定位在密封環與該互連電介質層的殘余部分之間。該密封環定位在互連電介質層內并且定位在該溝槽與該集成電路之間，并且該互連電介質層的殘余部分定位在該溝槽與該管芯的邊緣之間。
文檔編號H01L23/58GK101950743SQ20101021975
公開日2011年1月19日 申請日期2010年7月7日 優先權日2009年7月8日
發明者J·W·奧森巴赫, M·A·巴克曼 申請人:Lsi公司