專利名稱：新型平面器件結構的共振隧穿器件的制作方法
技術領域：
本發明屬于半導體技術領域和數字集成電路方面，具體地可劃歸為納米電子器件 及其集成技術研究領域，尤其涉及新型平面器件結構的共振隧穿器件(RTD)。
背景技術：
目前半導體器件及其集成技術已經步入一個關鍵性時期，一方面以C0MS為代表 的集成技術按照摩爾定律不斷地減少器件有源區尺寸，器件溝道長度已從亞微米級減小到 幾十個納米級。若進一步減小溝道長度將會遇到各種極限的挑戰，國際半導體技術發展路 線圖(International Technology Roadmap for Semiconductor, ITRS)已宣稱C0MS器件和 工藝的按比例縮小將在2019年16nm技術節點(6nm物理溝長)以前結束。另一方面C0MS 技術趨于終止后，后C0MS器件的候選者(或后C0MS器件的繼承者)至今尚未明確，竟連那 些器件可能成為傾向性的器件都很難看出。在單電子晶體管(SET)，量子點(QD)，碳納米管(CNT)，分子電子器件(MED)等諸 多后CMOS器件中，共振隧穿器件是最有希望的器件之一。它具有高頻、高速、低功耗、負阻、 雙穩、自鎖以及少量器件數目完成多種邏輯功能等特點。而且因為它與CMOS器件在工藝兼 容性和參數匹配性方面比以上四種后CMOS器件處于更有利的地位，所以它是后CMOS器件 最有力的競爭者之一。既然如此，為什么它至今尚未能被確定為后C0MS器件的繼承者呢？ 其中原因很多，但最主要的原因之一是RTD(共振隧穿器件)至今未能實現大規模集成化。 而未能實現大規模集成化的一個主要原因是其本身的臺面結構[1]。因為制備臺面必須經過 腐蝕工藝，干法腐蝕因表面粗糙和造成晶格損傷，不常采用。而濕法的側向腐蝕導致RTD的 發射極面積AE難以控制，而影響峰值電流IP的精確值；臺面的縱向位置由于溫度對腐蝕速 率的影響難以精確控制，影響器件參數；臺面側面裸露部分降低了器件的穩定性與可靠性； 如果用Si3N4或Si02鈍化則寄生電容較大，不利于阻性截止頻率fK的提高；各層的內聯線存 在高度差，影響聯線的質量與可靠性。總之臺面工藝復雜、重復性差、不利于大規模集成。針對RTD臺面結構存在的問題，有關人員開展了 RTD平面器件的研究。平面器件 結構的主要特點是器件的所有電極接觸都位于芯片的上表面。這就需要將縱向器件的底部 的電極通過縱向的電流通道引到頂層表面。該平面結構[2]將器件分成左右兩部分。利用 較淺的硼(B+)注入(達到n+-GaAS層)分開。一側的小截面部分為RTD的有源區；另一側 大截面部分因其面積大、電阻小，而用作RTD下端n+GaAs層到達上表面的電流通道。RTD的 集電極從右側上端電極(TiW)引出。整個器件被較深的質子(H+)注入(達到SI-GaAs襯 底)進行電隔離(離子注入使GaAs變為非晶，近似為絕緣體)，然后沉積TiW和A1，形成接 觸電極。這種RTD平面結構雖然可以克服臺面RTD存在的諸多問題，然而由于右側縱向電 流通道中DBS附近存在本征高阻層，導致器件的串聯電阻Rs變大。隨即引起開啟電壓VT和 峰值電壓VP增大，&變大還造成頻率下降。總之，前期關于RTD平面器件結構的研究雖然 避免了臺面結構的缺點，但是所取得的結果并不理想，而引入了許多新的問題[3]。此外還有 人提出一種C0MS/RTD的混合集成結構[4]，雖然其參數實測結果還不錯，但是其結構和制造工藝不僅復雜、成本也比較高，不適宜大規模集成。綜上所述雖然共振隧穿器件是比較理想 的一種后C0MS器件的候選者，但是至今尚未能實現大規模集成化的一個重要原因就是它 至今仍沿用著臺面的器件結構。
發明內容
為克服現有技術的不足，提供一種新型平面器件結構的共振隧穿器件，能夠解決 RTD大規模集成的關鍵問題，占據后C0MS器件繼承者地位，本發明采取的技術方案是，一種 新型平面器件結構的共振隧穿器件，包括MBE分子束外延材料，MBE分子束外延材料自底 層依次為 Si-GaAs、n+_GaAs、rf-GaAs、i-GaAs、i-AlAs、i-GaAs、i-AlAs、i-GaAs、rf-GaAs、 n+-GaAs, n+-InGaAs層，貫穿整個MBE分子束外延材料形成RTDi，貫穿整個MBE分子束外 延材料形成RTD2，貫穿整個MBE分子束外延材料形成聯接RTDi和RTD2共有集電區n+-GaAS 層的縱向導電通道，RTD2、RTD:和縱向導電通道頂部分別為它們各自的Au/Ge/Ni接觸電 極，最外圍是注H+到SI-GaAs層、不退火形成的RTD串聯對間的電隔離區，在前述電隔離區 和RTD:、RTD2以及聯接RTD:和RTD2共有集電區n+-GaAS層的縱向導電通道間是注入B+到 n+-GaAs層、不退火形成的電隔離區，聯接RTDi和RTD2共有集電區n+-GaAS層的縱向導電通 道、RTD:和RTD2在n+-GaAS層聯接在一起，聯接RTD:和RTD2共有集電區n+-GaAs層的縱向導 電通道與其頂部的Au/Ge/Ni接觸電極通過縱向導電通道相連，縱向導電通道由下列方法 之一形成①從上表面刻深槽到達n+-GaAS層，以Au/Ge/Ni填充溝槽；②注入硅離子(Si+)， 深度達到n+-GaAs層，經過快速退火，實現n+型重摻雜。所述新型平面器件結構的共振隧穿器件，還連接有共振隧穿晶體管GRTT，GRTT是 由平面型RTD在其表面或近表面處設計并制作一個柵極構成，具體結構為下述結構中的一 種①p-n結型柵型GRTT，p-n結型柵型GRTT中心部分仍為RTD器件結構，其兩側在原始材 料上沉積P型摻雜金屬層Zn/Au，經過光刻、剝離形成一定尺寸的Zn/Au金屬層，再經過較高 溫度的快速退火形成P型GaAs層，從而在材料頂部n型RTD兩側構成橫向的p_n結結構； ②肖特基勢壘柵型GRTT，肖特基勢壘柵型GRTT中心部分仍為RTD器件結構，其兩側在原始 材料上沉積肖特基勢壘金屬材料Ti/Pt/Au，經過光刻、剝離形成一定尺寸的Ti/Pt/Au金屬 層，再經過較低溫度的快速退火形成GaAs肖特基勢壘層，則在材料頂部n型RTD兩側構成 一肖特基勢壘結構。在前述新型平面器件結構的共振隧穿器件基礎上設計與完成與CMOS兼容的 C0MS/RTD混合集成電路以待混合集成的平面型RTD串聯對芯片為起始材料，根據芯片上 各個電極位置、尺寸來設計與其相對應的CMOS集成電路芯片，使設計出的CMOS電路各器件 相應的電極位置及尺寸與前述RTD串聯對電極位置及尺寸具有一倒像對應關系，CMOS電路 芯片在一定的Foundry加工完成后通過倒裝焊壓焊機把CMOS芯片與平面RTD串聯對芯片 壓焊在一起，來完成一定電路的邏輯功能。本發明其特點在于1、采用縱向導電通道、RTDp RTD2結構，因而臺面工藝簡單、重復性好、極其利于大 規模集成；2、采用在n+-GaAS層聯接在一起、電隔離區等結構，使得本發明工作頻率較高，具 有良好的高頻工作特性。
圖1. RTD串聯對平面器件結構的剖面圖(a)材料與器件結構①——注H+到SI-GaAs層，不退火形成RTD串聯對間的電隔離區。②一注入B+到n+-GaAS層，不退火形成各RTD和縱向電流通道間的電隔離區。③——N+型縱向電流通道，聯接n+-GaAS層和上表面電極(c)。A——RTD2的上表面電極，與圖(b)等效電路中的A點相對應。B——RTD1的上表面電極，與圖(b)等效電路中的B點相對應。C——縱向電流通道上表面電極，與圖(b)等效電路中的C點相對應。RTD” RTD2 貫穿 n+InGaAs、n.—GaAs、rT—GaAs、i—GaAs、i—AlAs、i—GaAs、i—AlAs、 i_GaAs、n -GaAs、n+-GaAs 層。(b)等效電路RTD串聯對的等效電路圖2. RTD串聯對的并聯結構剖面和等效電路(a)RTD串聯對A剖面①——注H+到SI-GaAs層，不退火形成RTD串聯對間的電隔離區。②一注入B+到n+-GaAS層，不退火形成各RTD和縱向電流通道間的電隔離區。③——N+型縱向電流通道，聯接n+-GaAS層和上表面電極(c)。A——RTD2的上表面電極，與A，，B，和地電極相聯。B——RTD1的上表面電極，與電源Va相聯。C——RTD串聯對A的縱向電流通道上表面電極，與RTD串聯對B的縱向電流通道 上表面電極C’相聯。RTD” RTD2 貫穿 n+InGaAs、n.—GaAs、rT—GaAs、i—GaAs、i—AlAs、i—GaAs、i—AlAs、 i_GaAs、n -GaAs、n+-GaAs 層。(b) RTD串聯對B剖面①——注H+到SI-GaAs層，不退火形成RTD串聯對間的電隔離區。②一注入B+到n+-GaAS層，不退火形成各RTD和縱向電流通道間的電隔離區。③一N+型縱向電流通道，聯接n+-GaAS層和上表面電極(c)A，——RTD3的上表面電極，與A，B，和地電極相聯。B，——RTD4的上表面電極，與A，A’和地電極相聯。C’——RTD串聯對B的縱向電流通道上表面電極，與RTD串聯對A的縱向電流通 道上表面電極C相聯。RTD” RTD2 貫穿 n+InGaAs、n.—GaAs、rT—GaAs、i—GaAs、i—AlAs、i—GaAs、i—AlAs、 i_GaAs、n -GaAs、n+-GaAs 層。(c)并聯等效電路RTD串聯對A與串聯對B并聯結構的等效電路圖3. RTD串聯對串聯結構剖面和其等效電路(a)RTD串聯對A剖面①——注H+到SI-GaAs層，不退火形成RTD串聯對間的電隔離區。②一注入B+到n+-GaAS層，不退火形成各RTD和縱向電流通道間的電隔離區。
③一N+型縱向電流通道，聯接n+-GaAS層和上表面電極(c)。A——RTD1的上表面電極，與地電極相聯。混合集成時與CMOS場效應晶體管 (CM0S2)源極相聯(見后面)。B——RTD串聯對A的縱向電流通道，混合集成時與CMOS場效應晶體管(CM0S2)漏 極相聯(見后面)。C——RTD2的上表面電極，與RTD串聯對B中RTD3上表面電極C相聯。RTD” RTD2 貫穿 n+InGaAs、n.—GaAs、rT—GaAs、i—GaAs、i—AlAs、i—GaAs、i—AlAs、 i_GaAs、n -GaAs、n+-GaAs 層。(b) RTD串聯對B剖面、①——注H+到SI-GaAs層，不退火形成RTD串聯對間的電隔離區。②一注入B+到n+-GaAS層，不退火形成各RTD和縱向電流通道間的電隔離區。③——N+型縱向電流通道，聯接n+-GaAS層和上表面電極(c)。C——RTD3的上表面電極，與RTD串聯對A中RTD2上表面電極C相聯。D——RTD串聯對B的縱向電流通道上電極，對簡單的串聯結構電路可能不接任何 電極。E——RTD4的上表面電極，在RTD串聯對串聯結構電路中接電源Va。RTD” RTD2 貫穿 n+InGaAs、n.—GaAs、rT—GaAs、i—GaAs、i—AlAs、i—GaAs、i—AlAs、 i_GaAs、n -GaAs、n+-GaAs 層。(c)串聯等效電路RTD串聯對A與RTD串聯對B串聯結構的等效電路圖4. CM0S/RTD三態反相器電路Vin輸入電壓，Vout輸出電壓，VCL時鐘電壓。圖5. CM0S/RTD平面混合集成三態反相器倒裝焊和電極排列圖(a)聯接示意圖，A、B、C、E電極與圖4中電路A、B、C、E點相對應。(b)電極排列和聯接圖，S、G、D分別為源、柵、漏電極。圖6.平面型GRTT剖面。圖7. GRTT/RTD 3輸入端或非門電路Vinl輸入電壓1，Vin2輸入電壓2，Vin3輸入電壓3，Va時鐘電壓，V。ut輸出電壓。
具體實施例方式1.本發明提出一種新型平面共振隧穿器件結構。該結構所有電極全部從器件上表面引出。制備過程由光刻、離子注入和退火等平 面工藝完成。其具體結構如圖1所示。圖中給出了一個RTD串聯對(對應的等效電路如圖 1(b)所示)平面器件結構。A、B、C示三個Au/Ge/Ni接觸電極，其下面分別為RTD2，RTDi* 聯接RTD:和RTD2共有集電區n+-GaAS層的縱向導電通道。這三個縱向有源區被注入B+后 不經過退火的非晶化電絕緣區包圍著。使在n+-GaAS層三者聯接在一起。每一個RTD串聯 對通過注入H+到達SI-GaAs層來實現與其它RTD串聯對間的電隔離。電極C下面的縱向導 電通道可以通過以下兩種方法形成①從上表面刻深槽到達n+-GaAS層，以Au/Ge/Ni填充 溝槽；②注入Si+，深度達到n+-GaAS層，經過快速退火，實現n+型重摻雜，保持高導電性能。以此RTD串聯對進一步構成更復雜的數字電路時，可將多個串聯對進行并聯和串 聯。兩組串聯對進行并聯和串聯的聯接方法如圖2和圖3，可以認為此種RTD的平面器件結構可適用于任何較復雜的RTD數字電路。2.本發明還提出兩種與上述RTD串聯對相結合的平面集成結構。(1)與新型RTD平面器件結構兼容的GRTT/RTD單片集成結構在這種集成結構中兩 端負阻特性由RTD器件來提供，三端負阻特性(一組可調制的負阻曲線)由GRTT來提供。 選擇GRTT代替HEMT的原因是GRTT與RTD的材料相同，而且制備工藝兼容。GRTT是由平面 型RTD在其表面或近表面處設計并制作一個柵極構成的。包括摻雜的p n結型柵極或肖特 基勢壘型柵極兩種結構。P n結型GRTT是在RTD的上表面沉積ZnAu電極再經過快速退火 形成的；肖特基勢壘型GRTT是在RTD上表面沉積肖特基勢壘金屬Ti/Pt/Au，然后經過快速 退火形成的。(2)與新型RTD平面器件結構兼容的C0MS/RTD混合集成結構C0MS是目前成本最低、最先進、最成熟的集成技術。隨著其溝道減至納米量級，響 應速度也有了很大的提高，能與RTD的高頻、高速特性相匹配，故實現C0MS與RTD器件的混 合集成是一種較為理想的集成技術。由于平面型RTD串聯對的所有電極都是設計在芯片的 上表面致使C0MS與RTD的混合集成具有實現的可能性。具體做法是根據在RTD串聯對新 型平面器件結構上表面和其并、串聯上表面電極(如A、B、C、D、E等)的具體位置設計，確 定與之相兼容C0MS器件電極壓墊位置，經過倒裝焊或納米壓印技術鍵合聯接，完成混合集 成結構。本發明與相近的技術進行比較具有以下特點(1)克服了 RTD臺面結構制備工藝 中因側向腐蝕器件面積控制不準，臺面側面裸露處可靠性不好，各層內聯線存在高度差等 導致的工藝重復性差，不利于大規模集成等問題[1] ； (2)克服了前期RTD平面結構中縱向導 電通道串聯電阻和所占面積過大問題[2]和HEMT等器件難以集成等問題[3] ； (3)通過混合 集成方式與CMOS器件相結合，充分發揮了 CMOS技術的先進性、成熟性和低成本等優點；(4) 在單片集成中以柵型GRTT代替常規單片RTD電路中的HEMT，簡化了工藝，解決了 HEMT難以 集成的問題[3]。下面結合附圖和實施例，進一步詳細說明本發明。在實施方式中先說明兩項主要的工藝流程，然后重點介紹幾個關鍵性問題。1. RTD串聯對和平面結構單片集成工藝流程。(1)以半絕緣(SI)GaAs (或InP)襯底為起始材料。(2)按照RTD平面器件結構(各層均比常規臺面材料薄一些)要求設計MBE材料結構。(3)平面型RTD MBE材料生長。(4)芯片材料污垢處理。(5)光刻縱向導電通道。(6)針對縱向導電通道刻槽工藝用干法腐蝕刻槽到n+-GaAS層，以Au/Ge/Ni填 槽。(6’)針對縱向導電通道注硅工藝離子注入Si+深度達到n+-GaAS層，快速退火消 除缺陷。(7)針對單片集成工藝(制備GRTT)光刻柵極一沉積Ti/Pt/Au (對肖特基柵)/ 沉積Zn/Au (對p-n結柵)一金屬剝離一合金化退火，結推進。
(7’ )針對混合集成工藝芯片輪寬。(8)光刻發射極(E)、集電極(C)、柵極(G)(單片集成時)、縱向電流通道等上表面 接觸電極。(9)沉積 Au/Ge/Ni —金屬剝離。(10)以接觸電極為掩蔽，離子注入硼達到n+-GaAS層，對每個器件實現電隔離。(11)對于RTD串聯對邊界區，進行H+離子注入達到SI_GaAs層實現RTD串聯對間 電隔離。2. RTD串聯對與CMOS混合集成工藝流程(1)以預先研制出的某種電路(以三態反相器圖3為例)RTD串聯對串聯結構芯片 作為起始材料(RTD串聯對制作工藝與上述單片工藝相同，但除去其中的(7))。(2)依據RTD串聯對上表面發射極(E)、集電極(C)和縱向電流通道接觸電極的位 置和三態反相器電路圖(圖4)設計出CM0S1和CM0S2各電極聯接方式(即CM0S2源極接 A (地)，CM0S2漏極和CM0S1源極接B點，CM0S1漏極接C點，兩個CMOS柵極接輸入電壓Vin， 參見圖5)并從電路要求設計CM0S1和CM0S2的電參數。(3)依據以上電參數和聯接電極位置設計CM0S1和CM0S2的光刻版圖。(4)在一定芯片加工Foundry流水芯片。(5)利用倒裝焊壓焊機通過銦柱將RTD串聯對構成的串聯平面結構和CMOS芯片壓 焊在一起，完成三態反相器電路。(6)對邏輯電路進行電路參數和邏輯功能測試。3.材料結構設計。新型平面器件結構的RTD MBE材料結構設計應滿足以下要求(l)GaAs和InP兩種襯底材料體系都可以進行設計。可先試驗GaAs襯底材料，然 后試驗選用InP襯底材料。(2)與常規臺面型RTD的材料相比，平面型RTD材料在保持基本器件性能的前提下 應該將帽層到n+-GaAs集電極層之間的厚度盡量減薄些。對于柵型RTT(GRTT)應將帽層到 DBS間的間距盡量小一些，以保證P型ZnAu電極接觸金屬在快速退火時擴散到DBS區。以 及使Ti/Pt/Au形成的肖特基勢壘在較小反偏下耗盡區擴散到DBS區。(3)由于RTD串聯對中兩個RTD (驅動和負載器件)聯接方向相反，故材料設計要 求以DBS為中心的上部和下部完全對稱，以保證其正反向I-V特性完全對稱。4.縱向電流通道結構設計和制備(1)以光刻膠(或光刻膠與層結構)作為掩蔽，用干法刻蝕槽溝達到 n+-GaAs集電極層。然后沉積Au/Ge/M，或電鍍Au來填充槽溝，要求填滿不留空隙，其上制 作壓焊墊。(2)用光刻技術在電流通道區開出電流通道窗口，進行大劑量Si+注入，達到 n+-GaAs層。接著在960_1050°C氮氣氛下退火2_10s (溫度上升率100-300°C /s)。5.平面柵型RTT (GRTT)結構和制造。將柵極(p-n結柵或肖特基柵)設計制作在帽層同一平面上或略低于上表面幾個 nm，如圖6所示。光刻柵極后沉積Zn/Au合金，剝離后進行合金化退火。例如在圖2中 RTD2、RTD3、RTD4上表面處制作柵極形成GRTT，則可構成3輸入端或非門單片集成電路，如圖7所示。6.倒裝焊技術。對C0MS/PRTT混合集成必需通過倒裝焊技術來完成。即根據RTD串聯對在芯片上 表面的電極位置、形狀、尺寸等以倒映像的圖形設計，制備C0MS電極圖形，再利用倒裝焊設 備進行鍵合工藝。鍵合壓焊墊設計成最小的50x50 y m2或20x20 u m2以節省芯片面積和減 小寄生電容。因為每一個C0MS和RTD串聯對的接口都需要通過鍵合壓焊墊進行聯接。參考文獻[1]郭維廉編著，共振隧穿器件及其應用。北京，科學出版社，2009，P85[2]Chen C L, Mathews R H, Mahoney L J, etal. New self-aligned planer resonant tunneling diodesfor monolithic circuits. IEEE Electron Device Letters, 1997，18(103 489-491).[3]Chen C L, Mahoney L J, Calawa, etal. Planer integration of resonant diode with PHEMT using anovel proton implantation technigue.IEEE Electron Device Letters,1998,19(12) :478_480.[4]Bergman J I, Chang J, Joo Y, etal. RTD/CM0S nanoelectronic circuits Thin film InP-basedresonant tunneling diodes integrated with CMOS circuits. IEEE Electron Device Letters,1999,20(3) :119_12L
權利要求
一種新型平面器件結構的共振隧穿器件，包括MBE分子束外延材料，其特征是，包括MBE分子束外延材料，其特征是，MBE分子束外延材料自底層依次為Si-GaAs、n+-GaAs、n--GaAs、i-GaAs、i-AlAs、i-GaAs、i-AlAs、i-GaAs、n--GaAs、n+-GaAs、n+-InGaAs層，貫穿整個MBE分子束外延材料形成RTD1，貫穿整個MBE分子束外延材料形成RTD2，貫穿整個MBE分子束外延材料形成聯接RTD1和RTD2共有集電區n+-GaAs層的縱向導電通道，RTD2、RTD1和縱向導電通道頂部分別為它們各自的Au/Ge/Ni接觸電極，最外圍是注H+到SI-GaAs層、不退火形成的RTD串聯對間的電隔離區，在前述電隔離區和RTD1、RTD2以及聯接RTD1和RTD2共有集電區n+-GaAs層的縱向導電通道間是注入B+到n+-GaAs層、不退火形成的電隔離區，聯接RTD1RTD2共有集電區n+-GaAs層的縱向導電通道、RTD1和RTD2在n+-GaAs層聯接在一起，聯接RTD1和RTD2共有集電區n+-GaAs層的縱向導電通道與其頂部的Au/Ge/Ni接觸電極通過縱向導電通道相連，縱向導電通道由下列方法之一形成①從上表面刻深槽到達n+-GaAs層，以Au/Ge/Ni填充溝槽；②注入硅離子(Si+)，深度達到n+-GaAs層，經過快速退火，實現n+型重摻雜。
2.根據權利要求1所述的一種新型平面器件結構的共振隧穿器件，其特征是，所述新 型平面器件結構的共振隧穿器件，還連接有共振隧穿晶體管GRTT，GRTT是由平面型RTD在 其表面或近表面處設計并制作一個柵極構成，具體結構為下述結構中的一種①p-n結型 柵型GRTT，p-n結型柵型GRTT中心部分仍為RTD器件結構，其兩側在原始材料上沉積p型 摻雜金屬層Zn/Au，經過光刻、剝離形成一定尺寸的Zn/Au金屬層，再經過較高溫度的快速 退火形成P型GaAs層，從而在材料頂部n型RTD兩側構成橫向的p_n結結構；②肖特基勢 壘柵型GRTT，肖特基勢壘柵型GRTT中心部分仍為RTD器件結構，其兩側在原始材料上沉積 肖特基勢壘金屬材料Ti/Pt/Au，經過光刻、剝離形成一定尺寸的Ti/Pt/Au金屬層，再經過 較低溫度的快速退火形成GaAs肖特基勢壘層，則在材料頂部n型RTD兩側構成一肖特基勢 壘結構。
3.根據權利要求1所述的一種新型平面器件結構的共振隧穿器件，其特征是，在權利 要求1的一種新型平面器件結構的共振隧穿器件基礎上設計與完成與CMOS兼容的C0MS/ RTD混合集成電路以待混合集成的平面型RTD串聯對芯片為起始材料，根據芯片上各個電 極位置、尺寸來設計與其相對應的CMOS集成電路芯片，使設計出的CMOS電路各器件相應的 電極位置及尺寸與前述RTD串聯對電極位置及尺寸具有一倒像對應關系，CMOS電路芯片在 一定的Foundry加工完成后通過倒裝焊壓焊機把CMOS芯片與平面RTD串聯對芯片壓焊在 一起，來完成一定電路的邏輯功能。
全文摘要
本發明屬于半導體技術領域和數字集成電路方面。提供一種新型平面器件結構的共振隧穿器件，能夠解決RTD大規模集成的關鍵問題，占據后COMS器件繼承者地位，本發明采取的技術方案是，一種新型平面器件結構的共振隧穿器件，貫穿整個MBE分子束外延材料形成RTD1、RTD2、形成聯接RTD1和RTD2共有集電區n+-GaAs層的縱向導電通道，注H+到SI-GaAs層、不退火形成的RTD串聯對間的電隔離區，在前述電隔離區和RTD1、RTD2以及聯接RTD1和RTD2共有集電區n+-GaAs層的縱向導電通道間是注入B+到n+-GaAs層，形成前述貫穿形成區域間的電隔離。本發明主要應用于半導體器件設計制造。
文檔編號H01L29/205GK101877361SQ201010217649
公開日2010年11月3日 申請日期2010年7月5日 優先權日2010年7月5日
發明者張世林, 毛陸虹, 邵會民, 郭維廉 申請人:天津大學