專利名稱：半導體結構及其形成方法
技術領域：
本發明涉及半導體制造技術領域，特別涉及一種半導體結構及其形成方法。
背景技術：
隨著集成電路向超大規模集成電路發展，集成電路內部的電路密度越來越大，所包含的元件數量也越來越多，這種發展使得晶圓表面無法提供足夠的面積來制作所需的互連線。為了滿足元件縮小后的互連線需求，兩層及兩層以上的多層金屬互連線的設計成為超大規模集成電路技術所通常采用的一種方法。半導體制造的過程通常是在工藝線前段 (front end ofline, FE0L)形成MOS晶體管，及MOS晶體管與互連層中的最下層之間的介質層，在工藝線后段(back end of line, BEOL)形成所述兩層及兩層以上的多層金屬互連線的設計。例如在申請號為“02160425. 8”的中國專利文獻中公開了一種在半導體裝置中形成金屬互連層的方法。在所述工藝線后段工藝中，也就是在形成多層互連線的過程中，要經過多次清洗， 例如在形成互連孔或互連溝槽的刻蝕步驟后需要進行清洗，在填充互連孔或互連溝槽的步驟后需要進行清洗。通常，將晶片形成半導體器件的一面稱為正面，另一面稱為背面。在進行工藝線后段時，晶片背面具有一層多晶硅層(U-POLY)，其在FEOL工藝過程的副產物，它的平整度對后段工藝穩定性有一定影響，如果U-POLY有損傷，會導致晶片背面平整度變差且視覺上也不滿足晶片出片要求，由于BEOL中的清洗藥液對U-POLY的刻蝕工藝上難以控制，因此U-POLY容易在BEOL的過程中被不均勻的刻蝕(ETCH)，造成晶片背面發花，晶片異
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巾ο因此在現有技術中的改進的技術方案是更換清洗藥液，增加抑制對U-POLY刻蝕的成分。但是更換清洗藥液，周期長，風險大，走新材料驗證至少需要半年以上時間。
發明內容
本發明解決的技術問題是工藝線后段時清洗工藝對晶片背面的U-POLY造成的損傷。為了解決上述問題，本發明提供了一種半導體結構的形成方法，包括步驟提供晶片，所述晶片背面具有多晶硅層，所述晶片正面具有半導體器件；形成覆蓋所述多晶硅層的氧化物層。優選的，所述氧化物層是利用氧化的方法形成。優選的，所述氧化的參數為腔室內的壓力為50毫托至100毫托，射頻功率為300 瓦至500瓦，02流量為50sccm至250sccm，溫度為200°C至300°C。優選的，所述的氧化物層的厚度為100埃至200埃。優選的，所述多晶硅層的厚度為2000埃到4000埃。相應的，本發明還提供了一種半導體結構，包括
晶片，所述晶片背面具有多晶硅層，所述晶片正面具有半導體器件；所述多晶硅層表面覆蓋有氧化物層。優選的，所述氧化物為二氧化硅。優選的，所述氧化物層的厚度為100埃至200埃。優選的，所述多晶硅層的厚度為2000埃到4000埃。與現有技術相比，本發明主要具有以下優點本發明通過利用氧化晶片背面的方法在晶片背面形成氧化物層對多晶硅層進行保護，并且在形成氧化物層的過程中對晶片背面的多晶硅層損傷小，效率高，成本低。
通過附圖中所示的本發明的優選實施例的更具體說明，本發明的上述及其它目的、特征和優勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示出本發明的主旨。圖1為本發明的半導體結構的形成方法流程圖；圖2為本發明的半導體結構的形成方法的示意圖。
具體實施例方式由背景技術可知，在所述工藝線后段工藝中，也就是在形成多層互連線的過程中， 要經過多次清洗，例如在形成互連孔或互連溝槽的刻蝕步驟后需要進行清洗，在填充互連孔或互連溝槽的步驟后需要進行清洗。通常，將晶片形成半導體器件的一面稱為正面，另一面稱為背面。在進行工藝線后段時，晶片背面具有一層U-P0LY，由于BEOL中的清洗藥液對U-POLY的刻蝕工藝上難以控制，因此U-POLY容易在BEOL的過程中被不均勻的刻蝕 (ETCH)，造成晶片背面發花，晶片異常。本發明的發明人經過大量的實驗認為利用BEOL過程中的清洗藥液對氧化物，例如二氧化硅的刻蝕速率較慢的特點，考慮利用氧化物作為晶片背面的保護層。為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節以便于充分理解本發明。但是本發明能夠以很多不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施的限制。其次，本發明利用示意圖進行詳細描述，在詳述本發明實施例時，為便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是實例，其在此不應限制本發明保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。圖1為本發明的半導體結構的形成方法流程圖，圖2為本發明的半導體結構的形成方法的示意圖。下面結合圖1和圖2對本發明進行詳細說明。本發明的半導體結構的形成方法包括下列步驟步驟S10，提供晶片。如圖2所示，所述晶片10可以是單晶、多晶或非晶結構的硅或硅鍺(SiGe)，也可以是絕緣體上硅(SOI)，還可以包括其它的材料，例如銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。另外還可以為多層基片(例如，具有覆蓋電介質和金屬膜的硅襯底)、分級基
4片、絕緣體上硅基片、外延硅基片、部分處理的基片(包括集成電路及其他元件的一部分)、 圖案化或未被圖案化的基片。在本實施例中，所述晶片10的一面形成有半導體器件20，形成有所述半導體器件 20的一面稱為正面，另一面稱為背面，例如所述半導體器件可以為MOS器件。在進行工藝線后段時，晶片背面具有一層多晶硅層(U-POLY) 30，所述多晶硅層的厚度一般在2000埃到 4000埃不等，視工藝不同略有差異。步驟S20，形成覆蓋U-POLY的氧化物層。具體的，在本實施例中，如圖2所示，利用灰化工藝的設備，例如優選的利用 Ultima-Ill Furnace, Ultima-Ill Furnace具有對晶片各項同性反應的特性。在本實施例中，將晶片10放置于腔室15中的上下極板之間，給上下極板加電壓， 使上下極板之間形成電場。氧化方法的具體參數為將所述晶片10放置于腔室15中，腔室15內的壓力為50 毫托至100毫托，射頻功率為300瓦至500瓦，02流量為50sccm至250sccm，溫度為200°C 至300°C。在氧化工藝中，在所述腔室內，將氧氣被電離為等離子體，然后在所述電場作用下氧氣的等離子體被注入到晶片背面，離子注入的深度為小于300埃。氧氣的等離子體和晶片背面的多晶硅層30發生反應，生成氧化物層40，例如二氧化硅。在本實施例中，所述氧化物層40的厚度為100埃至200埃。利用所述氧化物層也可以利用其它方法，例如化學氣相淀積或者熱氧化生長的方法形成。在后續的清洗過程中，例如使用的清洗藥液為EKC270，所述氧化物層相不容易被清洗藥液刻蝕，例如所述清洗藥液對氧化物層的刻蝕速率為0. 04埃/每分鐘，對TEOS的刻蝕速率為0. 27埃/每分鐘，對BPSG的刻蝕速率為1. 14埃/每分鐘，對氮化硅的刻蝕速率為0. 39埃/每分鐘。因此可以有效的保護晶片背面的多晶硅層不受到損傷，而且效率高， 成本低。相應的，本發明還提供了一種半導體結構，包括晶片，所述晶片背面具有多晶硅層，所述晶片正面具有半導體器件；
所述多晶硅層表面覆蓋有氧化物層。優選的，所述氧化物為二氧化硅。優選的，所述氧化物層的厚度為100埃至200埃。優選的，多晶硅層的厚度為2000埃到4000埃。以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制。任何熟悉本領域的技術人員，在不脫離本發明技術方案范圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發明技術方案保護的范圍內。
權利要求
1.一種半導體結構的形成方法，其特征在于，包括步驟提供晶片，所述晶片背面具有多晶硅層，所述晶片正面具有半導體器件；形成覆蓋所述多晶硅層的氧化物層。
2.根據權利要求1所述的半導體結構的形成方法，其特征在于，所述氧化物層是利用氧化的方法形成。
3.根據權利要求2所述的半導體結構的形成方法，其特征在于，所述氧化的參數為腔室內的壓力為50毫托至100毫托，射頻功率為300瓦至500瓦，O2流量為50sCCm至 250sccm，溫度為 200°C至 300"C。
4.根據權利要求3所述的半導體結構的形成方法，其特征在于，所述的氧化物層的厚度為100埃至200埃。
5.根據權利要求4所述的半導體結構的形成方法，其特征在于，所述多晶硅層的厚度為2000埃到4000埃。
6.一種半導體結構，其特征在于，包括晶片，所述晶片背面具有多晶硅層，所述晶片正面具有半導體器件；所述多晶硅層表面覆蓋有氧化物層。
7.根據權利要求6所述的半導體結構，其特征在于，所述氧化物為二氧化硅。
8.根據權利要求7所述的半導體結構，其特征在于，所述氧化物層的厚度為100埃至 200 埃。
9.根據權利要求8所述的半導體結構，其特征在于，所述多晶硅層的厚度為2000埃到 4000 埃。
全文摘要
本發明提供了一種半導體結構及其形成方法，該方法包括步驟提供晶片，所述晶片背面具有多晶硅層，所述晶片正面具有半導體器件；形成覆蓋所述多晶硅層的氧化物層。本發明解決了工藝線后段時清洗工藝對晶片背面的多晶硅層造成的損傷的問題。
文檔編號H01L21/316GK102290349SQ20101020805
公開日2011年12月21日 申請日期2010年6月21日 優先權日2010年6月21日
發明者周國平, 牛建禮, 趙福, 趙金強 申請人:無錫華潤上華半導體有限公司, 無錫華潤上華科技有限公司