專利名稱：用于配置超低電壓瞬態電壓抑制器的底部源極n型金屬氧化物半導體觸發的齊納箝位的制作方法
技術領域：
本發明普遍涉及一種電路結構以及一種瞬態電壓抑制器的制作方法。更確切地 說，本發明涉及一種改良的電路結構以及一種改良的瞬態電壓抑制器的制作方法，通過在 瞬態電壓抑制器電路中建立一個底部源極N型金屬氧化硅硅觸發的齊納箝位結構，用于低 壓保護。
背景技術：
瞬態電壓抑制器通常用于保護集成電路免受因集成電路上突發的過電壓帶來的 損害。集成電路是在電壓的正常范圍內設計的。然而，一些意外的、不可控的高壓現象，例如 靜電放電、電學快速瞬變以及二次雷電等，可能會對電路產生突然襲擊。瞬態電壓抑制器就 用于保護電路，當這些過電壓現象發生時，設法規避對集成電路可能造成的損害。隨著帶有 易受過電壓損害的集成電路器件的增加，對于瞬態電壓抑制器保護的需求也日益增加。典 型的應用瞬態電壓抑制器的器件包含USB電源盒數據線保護、視頻界面、高速以太網、筆 記本電腦、監視器以及平板顯示器等。圖IA表示一種通常使用的、典型的雙通道瞬態電壓抑制器陣列10。兩套控向二極 管，即二極管15-H、15-L、20-H和20-L分別兩個輸入/輸出端子(I/Os) 1/0-1和1/0-2。此 外，尺寸較大的齊納二極管，即二極管30，作為雪崩二極管，從高壓端即Vcc端，接到接地電 壓端即Gnd端。當其中一個I/O或Vcc墊突然遭遇正極過電壓時，高端二極管15-H和20-H 會提供正向偏壓，通過大Vcc-Gnd 二極管即齊納二極管30進行箝位。控向二極管15-H、 15-L、20-H和20-L的設計尺寸很小，有助于降低I/O電容，從而減小高速線路(例如高速 以太網應用)中的介入損耗。圖IB表示雙通道瞬態電壓抑制器二極管陣列，在如圖IA所 示的瞬態電壓抑制器10的Vcc和接地電壓之間，反向電流Ik與反向閉鎖電壓Vbk特性的關 系。如圖IB所示的反向電流Ik表示流經齊納二極管，也就是Vcc和GND之間的反向電流。 此處假設每個控向二極管的反向擊穿電壓高于齊納二極管的反向擊穿電壓。但應注意，當 Vcc到Gnd墊的電壓等于或大于控向二極管的反向電壓之和時，在高電流下，電流還會流經 所有的兩個串聯控向二極管電路。由于與雙極結型晶體管(BJT)或可控硅整流器(SCR)相 比，齊納二極管單位面積上的電阻較高，因此控向二極管在反轉狀態下會變得高低不平，這 實際上不利于較高電流通過。對于可控硅整流器來說，當電流較高時，齊納箝位電壓較低， 因此控向二極管電路不會導通。Vcc-Gnd 二極管30以及控向二極管15和20的擊穿電壓， 會高于工作電壓(Vrwm)，因此這些二極管僅在電壓瞬變的時候開啟。Vcc-Gnd箝位二極管 的問題在于，這些二極管在反轉模式下的特點是具有高阻抗，需要很大的區域以降低阻抗。 如圖IB所示，高阻抗會導致高電流時擊穿電壓升高。然而其實并不需要高擊穿電壓，因為 高擊穿電壓不僅會使上述控向二極管擊穿，還會對瞬態電壓抑制器設備要保護的電路造成 損害。當使用這種瞬態電壓抑制器電路時，對二極管大尺寸的需求限制了器件的進一步小 型化。
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集成電路中常用的避免此項不利條件的方法是，如圖2A所示，利用齊納觸發的 NPN作為箝位設備。圖2A中的瞬態電壓抑制器電路50是由一個NPN雙極晶體管55構成， NPN雙極晶體管55并聯到齊納二極管60上，作為一個齊納觸發的NPN雙極瞬態電壓抑制器 設備。圖2B表示齊納觸發的NPN 二極管設備的電流電壓(IV)圖。圖2B說明，當齊納二極 管60達到擊穿電壓時，瞬態電壓抑制器電路才開始傳導。當基極_發射極電壓足夠高時， NPN雙極開啟，并迅速跳回所謂的BVceo較低的電壓，或者保持在基極開啟時BVceo所允許 的集電極到發射極的擊穿電壓。但是，在一個帶有瞬態電壓抑制器電路的設備中，我們并不 希望發生快速跳回現象，快速跳回會導致反向電壓突然降低，這種負阻抗經常會引起電路 振蕩，甚至掉入工作電壓的范圍，這更是不允許的。為了解決快速跳回的難題，在2006年5月31日提交的共同擁有的專利申請案 11/444,555，于2009年5月26日以美國專利7，538，997公布。本專利申請特此引用該申 請的說明文件以作參考。專利申請11/444，555中所述的瞬態電壓抑制器電路用于保護在 5V左右的電壓下工作的器件，對于5V器件保護非常有用。但是，關于上述突發的很大電壓 降的這一技術難題，我們必須降低瞬態電壓保護，使其適用于更低的電壓(例如3.3V)。所 述的瞬態電壓抑制器雖然已經可以有效保護在5V左右工作的電路，但是由于其很高的觸 發和箝位電壓，因此對于5V以下更低的電壓，瞬態電壓抑制器并不能提供足夠的保護。在于2007年2月28日提交的另一個同在申請中的專利申請案11/712,317中， 本申請的共同發明人還提出了另一種新型瞬態電壓抑制器電路，通過一種改良型箝位進一 步降低電壓，使瞬態電壓抑制器保護功能可以用于在3. 5至5V電壓下工作的器件，并通過 堆積P溝道金屬氧化物半導體(PMOS) 二極管實現很低的漏電流。該專利所述的瞬態電壓 抑制器保護電路，包含一種帶有可調低快速跳回電壓的金屬氧化物硅觸發的瞬態電壓抑制 器，其中金屬氧化物硅-可控硅整流器并沒有負阻抗，可以通過良好的箝位因子。瞬態電壓 抑制器還包含帶有NBL的高端二極管，用于抑制I/O-到-I/O的閉鎖，進一步提高器件的性 能。但是，金屬氧化物硅_可控硅整流器觸發的器件結構更加復雜，需要器件具有更大的晶 片面積。這些類型的器件也需要基于集成電路的制作工藝，與雙極金屬氧化物硅型器件相 比，需要更多的掩膜過程(大約2x-3x)，這無疑增加了制作成本。在于2007年11月1日提交的另一個同在申請中的專利申請案11/982，526中，本 發明的申請人還提出了另一種新型瞬態電壓抑制器結構，通過一種改良型箝位進一步降低 電壓，使瞬態電壓抑制器保護功能可以用于在5V電壓下工作的器件。因此，通過基于瞬態 電壓抑制器結構的勢壘，實現的瞬態電壓抑制器保護電路，具有更加簡化的結構，可通過簡 單的雙極金屬氧化物硅型工藝，制造瞬態電壓抑制器設備，二無需昂貴、復雜的集成電路工 藝。即使是本申請中所述的較低的觸發電壓，觸發電壓在2. 5V以下的器件仍然需要進一步 保護。此外，基于勢壘觸發機制的結型場效應管的可靠性也需要注意。為了更好地理解掌握本發明，專利申請11/712，317中的圖3A至圖3B旨在為提交 并轉讓給本發明的共同代理人的上述瞬態電壓抑制器作背景參考信息。圖3A表示一種原有技術的瞬態電壓抑制器的典型實施例，通過觸發電路180提 供信號，以觸發主箝位電路190。箝位電路180包含四個帶有體區效應的堆積式PMOS晶體 管181-1至181-4，其中每個PMOS晶體管都可以選擇將其體區連接在其源極還是Vcc上， 以便在其源極和體區之間建立反偏壓，增加柵極閾值電壓。可以通過調節PMOS晶體管的數量，以及選擇將PMOS晶體管的體區連接在其源極還是Vcc上，來調節觸發電壓。在普通工作 電壓下，堆積式PM0S181-1至181-4是關閉的，由于Vcc足夠高，使得堆積式PMOS晶體管導 通，因此沒有電流流經電阻182。由于穿過NMOS晶體管186的柵極和源極連接的電阻182 中沒有電流，因此NMOS晶體管186的柵極電壓很低，低于其閾值電壓，NM0S186被關閉。由 于CMOS柵極上的Vcc開啟了 NM0S185，關閉了 PM0S184，CMOS的輸出通過NM0S185接地，因 此CMOS晶體管，例如PM0S184以及NM0S185，具有很低的輸出電壓。低電壓輸出關閉了觸發 的NMOS晶體管191，從而關閉了主箝位電路。一旦發生電壓瞬變，加到堆積式PM0S181-1至181_4上的電壓超過柵極閾值電壓 的總和，會開啟所有的堆積式PMOS晶體管，導致電流流經電阻182。當這種瞬變電流足夠 大，并且超過觸發電壓時，該觸發電壓相當于所有的堆積式PMOS閾值加上NM0S186閾值的 總和，流經堆積式PMOS和電阻182的電流將增大，一直到晶體管186柵極兩端的電壓達到 閾值，從而開啟晶體管186。一旦接通晶體管186，電流通過電阻183和NM0S186接地。CMOS 柵極所加的接地電壓關閉了 NM0S185，開啟PM0S184，并使CMOS的輸出電壓超過Vcc，從而觸 發主箝位電路190。圖3B表示觸發電路180的輸出電壓與輸入電壓Vcc之間的關系。在圖 3B中，曲線287表示三個帶有體區效應PMOS的觸發電流輸出，線288表示四個帶有體區效 應的PMOS的觸發電流輸出。隨著堆積式PMOS晶體管的數量從3個增加到4個，觸發電壓 從3V左右變化到5V。在觸發電壓以下，觸發電流輸出為0V，然而當輸入電壓Vcc超過特定 的觸發電壓時，觸發電流將線性增加。在普通的工作電壓范圍內，觸發電路180的漏電流也 將降低。圖3C表示觸發電路180的漏電流與輸入電壓Vcc之間的關系。在普通的3. 3V工 作電壓下，其漏電流僅為十幾納安，與相同電壓下觸發的齊納二極管所具有的毫安級漏電 流相比，提高了 一至兩個數量級之多。隨著觸發NM0S191的導通，電流會流經電阻193和NM0S191，當電流增加時，PNP雙 極結型晶體管的發射極基極結兩端的電壓降也將增大。當電阻193中的壓降達到0. 6V時， PNP晶體管194的基極-發射極結正向偏置，PNP晶體管194開啟。然后，PNP晶體管的集 電極電流會穿過連接在NPN晶體管192的發射極和基極之間的電阻195。當電阻195中的 電壓降達到0. 6V時，NPN晶體管192的發射極開始導通，開啟可控硅整流器模式工作。當 高壓浪涌穿過觸發匪0S191的柵極漏極電容，耦合在CMOS輸出中時，可以選用連接在CMOS 輸出和接地端之間的保護二極管187。因此，主箝位電路190就是一種MOS觸發可控硅整流器，是由一個與電阻193串 聯、與PNP雙極晶體管194并聯的觸發NM0S191構成的。觸發NM0S191的閾值電壓小于或 等于PNP雙極晶體管194的BVceo，其中BVceo表示基極開啟時，集電極到發射極的擊穿電壓。然而，正如前面所提及的，這種原有技術要用各種NMOS & PMOS晶體管來組成觸發 電路以及MOS作為柵極的可控硅整流器。這些都需要使用標準的CMOS制作過程，以及容納 電路中全部晶體管和電阻的大晶片。另外，觸發電路分為多個階段，這可能會影響瞬態電壓 抑制器電路的整體響應時間。我們需要找到一種簡單的器件結構，通過簡易的制作方法，來 獲得低電壓觸發和箝位。因此，在電路設計和器件制造領域中，必須找到一種新型的、改良的電路結構與制 作方法，才能解決上述難題。更確切地說，要找到一種新型改良的瞬變電壓抑制器電路，能夠具有良好的電壓箝位功能、體積小巧，并且當電壓減小至2. 5V以下至5V時能夠消除或減 弱快速跳回電壓瞬變，為器件在較低的電壓水平下正常工作提供可靠的保護。
發明內容
因此，為了解決上述局限和難題，本發明的一個方面就在于提出了一種改良型的 瞬態電壓抑制器結構，能夠在電壓較低時改進箝位，使得器件在2. 5V電壓以下工作時，還 可以得到瞬態電壓抑制器的保護。本發明的另一方面在于，提出一種帶有低漏電流、2. 5V以下可調式低觸發電壓以 及可靠的觸發動作的瞬態電壓抑制器保護電路，通過利用底部源極NMOS觸發的齊納箝位， 從而在獲得器件尺寸減小、制備簡化的同時，提供可靠的保護。本發明的另一方面在于，提出一種帶有5V以下可調式低觸發電壓的瞬態電壓抑 制器保護電路，通過利用帶有基于觸發瞬態電壓抑制器結構的底部源極NMOS的瞬態電壓 抑制器保護電路，簡化了制備過程，只需要簡單的DMOS類型工藝就能制備，而無需昂貴、復 雜的集成電路過程。本發明的一個較佳實施例主要介紹了 一種位于半導體襯底上承載外延層的低壓 瞬態電壓抑制器設備。該瞬態電壓抑制器設備還包含一個底部源極金屬氧化物半導體場效 應晶體管(BS-M0SFET)，它是由漏極區域附近的柵極(可以是溝道柵極或平面柵極)構成 的，漏極區域包圍在設置在半導體襯底/外延層的頂面附近的體區中，其中漏極區域與體 區相接構成一個結型二極管，漏極區域圍繞在外延層頂部的體區中，構成一個雙極二極管， 頂部電極設置在半導體頂面上方，作為漏極/集電極端子，底部電極設置在半導體襯底的 底面上，作為源極/發射極端子。外延層和半導體襯底作為源極/發射極區域。體區還包 含一個表面體區接觸區，電連接到體區-至-源極短接，從而將體區連接到底部電極，作為 源極/發射極端子。漏極/集電極也可以短接到柵極上，將BS-M0SFET配置到二端器件中， 其中柵極-至-源極電壓等于漏極-至-源極電壓。漏極/集電極端子使得BS-M0SFET可 以在其閾值柵極電壓下開啟，然后BS-M0SFET觸發雙極晶體管箝位并抑制其閾值電壓附近 的瞬變電壓。在一個典型實施例中，半導體襯底為N+摻雜，并且上面有一個N-型外延層， 用于設置BS-NM0SFET，與半導體襯底中的NPN雙極晶體管并聯。在另一個典型實施例中， 瞬態電壓抑制器在電壓低于3V時箝位。在另一個典型實施例中，溝道柵極的長度沿半導體 襯底的第三維度上被縮短了，以減小BS-M0SFET的總面積，同時增加雙極晶體管的總面積。 通過改變BS-M0SFET的面積與雙極晶體管面積的比例，可以調節開啟雙極晶體管所需流經 BS-M0SFET的電流量。在另一個典型實施例中，表面體區接觸區電連接到半導體頂面上的 金屬層上，作為體區-至-源極的短接。在另一個典型實施例中，表面體區接觸區電連接到 設置在外延層中的摻雜區中，作為體區-至-源極短接的一部分，從而將體區電連接到底部 源極/發射極端子上。在另一個典型實施例中，半導體襯底的導電類型為P+，上面有一個 P-型外延層，用于設置BS-PM0SFET，在半導體襯底中與PNP雙極晶體管并聯。本發明提供一種瞬態電壓抑制器，該抑制器包含一個雙極晶體管，作為齊納箝 位，用于抑制瞬態電壓；以及一個底部源極金屬氧化物半導體場效應管BS-M0SFET，與雙極 晶體管并聯，用于觸發所述的雙極晶體管；該雙極晶體管和底部源極金屬氧化物半導體場 效應晶體管為垂直器件，還包含位于頂面上的漏極/集電極端子，以及位于底面上的源極/
7發射極端子；底部源極金屬氧化物半導體場效應晶體管在發生瞬變電壓事件時觸發雙極晶 體管。該抑制器還包含一個設置在瞬態電壓抑制器頂面上的體區_至-源極短路結構。上述的漏極/集電極端子也短接到所述的底部源極金屬氧化物半導體場效應晶 體管的柵極上。一種制備瞬態電壓抑制器的方法，包含以下步驟在半導體襯底上制備一個外延層；在外延層和半導體襯底中，制備一個垂直雙極晶體管；制備一個底部源極金屬_氧化物_半導體場效應管BS-M0SFET，與雙極晶體管并 聯，其中底部源極金屬氧化物半導體場效應晶體管的漏極也作為雙極晶體管的集電極，底 部源極金屬氧化物半導體場效應晶體管的基極也作為雙極晶體管的基極，底部源極金屬氧 化物半導體場效應晶體管的源極也作為雙極晶體管的發射極，其中外延層和半導體襯底作 為底部源極金屬氧化物半導體場效應晶體管的源極，因此當發生瞬變電壓事件時，底部源極金屬氧化物半導體場效應晶體管開啟并觸 發雙極晶體管。本領域的技術人員閱讀以下較佳實施例的詳細說明，并參照各種附圖之后，本發 明的這些和其他方面的優勢無疑將顯而易見。
圖IA表示一種傳統的瞬態電壓抑制器設備的電路圖，圖IB為電流_電壓關系圖， 表示圖1所示的瞬態電壓抑制器的反向特性；圖2A表示另一種傳統的瞬態電壓抑制器設備的電路圖，圖2B為電流-電壓關系 圖，表示該瞬態電壓抑制器的反向特性，當觸發NPN雙極晶體管上的傳導電流后，引起的突 發快速跳回電壓降；圖3A表示一種原有技術的MOS觸發的瞬態電壓抑制器的電路圖，用于觸發并保 護在5V電壓以下工作的器件；圖3B為原有技術的圖表，表示帶有三個和四個堆積式PMOS晶體管的觸發電路的 輸入電壓隨輸出電壓的變化；圖4A和圖4B分別表示本發明所述的瞬態電壓抑制器設備結構的剖面圖和等效電 路圖；圖4C為電流-電壓關系圖，表示圖4A和圖4B所示的瞬態電壓抑制器結構在抑制 瞬態電壓時的性能表現；圖5A表示圖4A所示的瞬態電壓抑制器器件結構的透視圖；圖5B、5C和5D分別表示本發明可選實施例結構的透視圖、剖面圖以及另一透視 圖；圖6A和圖6B分別表示導電類型與圖4A和圖4B所示的瞬態電壓抑制器的導電類 型相反的瞬態電壓抑制器結構的剖面圖和等效電路圖。
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具體實施例方式圖4A和圖4B分別表示本發明所述的瞬態電壓抑制器100的剖面圖和相應的等效 電路圖。圖4C為電流-電壓關系圖，表示瞬態電壓抑制器100的電流傳導和電壓特性。瞬態 電壓抑制器設備100形成在N+襯底105中，襯底上面為N-外延層110，陽極端子115設置在 襯底底部，陰極端子120設置在襯底頂面上，襯底與N+漏極/集電極區130相接觸。正如等 效電路100所示，該設備除了含有瞬態電壓抑制器二極管150以外，還包含一個NM0SFET160 以及一個NPN雙極晶體管170。該結構中的NM0S160和NPN雙極晶體管170端子的連接方 式會在下文闡述。瞬態電壓抑制器設備結構100含有一個位于P-體區125上方的表面P+ 體區接觸區135。通過將P+體區接觸135短接到位于N-外延層110中的N+外延層接觸區 112，表面P+體區接觸區135連接到陽極/源極/發射極端子上，利用一個將P體區125連 接到陰極電勢上的體區到源極的短路結構145。體區到陽極端子的連接也包含由低摻雜的 N-外延層110構成的串聯電阻，也就是等效電路中的Repi。二極管150也是從陽極端子115 到陰極端子120，形成在P-體區和漏極區130的PN結處。當陰極端子上有負電壓瞬變時， 該二極管150開啟，并提供電流通路。瞬態電壓抑制器結構100用溝道柵極氧化層142填充的溝道柵極140，同陽極 115 (即源極)、陰極120 (即漏極)和P-體區125 —同作為底部源極(BS) NMOS晶體管160， 以便觸發形成在N+漏極區130、P-體區125和N-外延層110 (以及N+襯底105)之間的 NPN齊納箝位電路170。與傳統的垂直MOSFET相反，NM0S160的源極位于底部，在N+襯底 105處，源極短接到體區125上，穿過體區到源極短路結構145、體區接頭135、N+外延層接 觸區112以及外延層110上。陰極端子120將溝道柵極140短接到N+漏極區130，使柵極 和漏極的電勢相等。Vgs = Vds其中Vgs為柵極-至-源極的電壓，Vds為漏極-至-源極的電壓。我們已知， MOSFET處在飽和狀態時的條件是Vds ^ Vgs-Vt與Vgs > Vt其中Vt為M0SFET160的閾值電壓。因此，每當M0SFET160開啟時(即Vgs > Vt 時)，它總是處于飽和狀態。將柵極140短接到漏極130上，其實是把MOSFET配置成一個二 端器件，并獲得穩定可調的觸發電壓。N+漏極區130也作為NPN晶體管的集電極區。同樣地，P體區125也作為NPN晶 體管的基極，N-外延層110和N+襯底105作為發射極。圖4C表示瞬態電壓抑制器電路100工作時的電流-電壓關系圖。當陰極偏壓大于 NMOS閾值電壓Vt時，器件開啟，并表現出兩種電流傳導模式。由于陽極電極120，柵極電壓 Vgs受限于漏極電壓Vds，當陰極偏壓Vds小于NMOS閾值電壓Vt時，底部源極NM0S160關 閉，并在陰極電極120上的電壓達到閾值電壓Vt時，才被觸發。可以通過改變NMOS的閾值 電壓Vt，輕松調節瞬態電壓抑制器設備100的觸發電壓。按照這種方法，可以獲得很低的觸 發電壓。在第一種電流傳導模式中，電流正好穿過沿P體區125中的溝道柵極140側壁的 MOS通道，并將漏極N+區130連接到N-外延區110上。該模式中的全部電流都是NM0S160
9的漏極電流ID。淺摻雜的N-外延區110流經電流后，成為串聯電阻Repi，整個N-外延層110 的電壓降為= Id*R_。第一種電流傳導模式的電流-電壓關系圖形取決于漏極電流Id 以及串聯電阻Repi。這會導致由NPN晶體管170的P基極區125和N+源極105 (以及N-外 延層110)形成的PN結正向偏置，當電壓降Vepi達到0. 7V標準值時，NPN晶體管170開啟。 這時，如電流_電壓曲線所示，設備進入第二種電流傳導模式，NM0S160和NPN雙極晶體管 170共同傳導電流。在這種工作模式下，由于淺摻雜的N-外延層110中的少子注入，通過 NPN晶體管170引起電導率調制，因此設備會獲得帶有極小的差異Rds的良好箝位電壓。作 為附注，所有的MOSFET本身都帶有一個寄生雙極晶體管(由源極-體區-漏極構成)。在 典型的MOSFET中，觸發這個寄生雙極晶體管是十分有必要的。然而在本發明中，MOSFET的 目的就是用于觸發雙極晶體管。圖5A表示瞬態電壓抑制器100的透視圖。為了簡化，本圖中沒有表示出頂部氧化 物。正如圖5B所示的表示本發明的一個可選實施例的瞬態電壓抑制器100’所示，可以通 過阻斷NMOS第三維度上的通道，來調節NMOS和NPN的面積比。該技術可用于調節NM0S160 所允許通過的電流ID。NMOS的面積決定了 NM0S160的通道寬度，通道寬度決定了電流ID。 為了給NPN雙極晶體管170提供更多的空間，并減小NM0S160所占的面積，溝道140’的寬度 被縮短了，除此之外，瞬態電壓抑制器100’與圖5A所示的瞬態電壓抑制器100相同。NPN 雙極晶體管170多出來的面積如圖虛線101所示。減小NM0S160所占的面積，將降低NPN 雙極晶體管170的觸發電流。圖4C中不同的電流-電壓關系曲線說明了這種變化。改變 電流-電壓特性的另一種技術是，通過調節外延區110的摻雜濃度，來改變外延層串聯電阻 Repi ο本發明不僅限于溝道柵極器件，也可用于任何類型的底部源極設備，如圖5C中的 瞬態電壓抑制器100”的分類圖所示。瞬態電壓抑制器100”具有一個平面柵極電極140”和 柵極氧化物142”結構，而非一個溝道柵極結構。柵極電極140’和漏極130可以在第三維度 上相連接。圖5D表示本發明的另一種可選實施例，其中瞬態電壓抑制器100”’的體區-源 極短路結構145”’位于第三維度上，而不像圖4A所示地那樣位于每個晶胞中。體區-源極 短路結構145”’在第三維度上，將P+體區接頭135”’短接到N+外延層接觸區112”’上。盡管本發明已經詳細說明了現有的較佳實施例，但不應作為本發明的局限。例如， 以上說明所述的瞬態電壓抑制器使用的是NM0SFET和NPN晶體管，本發明也可延伸到具有 相反極性的瞬態電壓抑制器，例如PM0SFET和PNP晶體管。每個區域的導電類型也要反轉， 如圖6A所示的瞬態電壓抑制器200與圖4A所示的瞬態電壓抑制器100相同，但是每個區 域的導電類型相反。本領域的技術人員閱讀上述詳細說明后，各種變化和修正無疑將顯而 易見。因此，所附的權利要求書應涵蓋本發明的真實意圖和范圍內的全部變化和修正。
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權利要求
一種位于半導體襯底承載外延層上的低壓瞬態電壓抑制器，其特征在于，所述的瞬態電壓抑制器還包含一個底部源極金屬氧化物半導體場效應晶體管BS MOSFET，它是由設置在漏極區域附近的柵極構成的，漏極區域包圍在設置在所述的外延層頂面附近的體區中，其中所述的外延層和半導體襯底作為所述的底部源極金屬氧化物半導體場效應晶體管的底部源極區，所述的漏極區域圍繞在所述的外延層頂部的體區中，構成一個雙極型晶體管，頂部電極設置在所述的半導體頂面上方，作為漏極/集電極端子，底部電極設置在所述的半導體襯底的底面上，作為源極/發射極電極；所述的體區電連接到一個體區 至 源極短接結構上，從而將所述的體區連接到所述的源極區；以及所述的漏極/集電極端子連接到所述的漏極區，其中給底部源極金屬氧化物半導體場效應晶體管加上閾值電壓時，所述的柵極開啟所述的底部源極金屬氧化物半導體場效應晶體管，因此觸發所述的雙極晶體管箝位并抑制所述的底部源極金屬氧化物半導體場效應晶體管的閾值電壓附近的瞬變電壓。
2.如權利要求1所述的瞬態電壓抑制器，其特征在于，所述的半導體襯底是由重摻雜 的N-型半導體襯底構成的，并承載N-型外延層，用于設置與NPN雙極晶體管并聯的底部源 極N-溝道金屬氧化物半導體場效應晶體管。
3.如權利要求1所述的瞬態電壓抑制器，其特征在于，所述的瞬態電壓抑制器設備將 所述的瞬態電壓箝位在大約3V以下的一個電壓。
4.如權利要求1所述的瞬態電壓抑制器，其特征在于，所述的柵極的長度沿半導體襯 底的第三維度上被縮短了，以減小所述的底部源極金屬氧化物半導體場效應晶體管的總面 積，同時增加所述的雙極晶體管的總面積。
5.如權利要求1所述的瞬態電壓抑制器，其特征在于，還包含位于體區頂部的表面體區接觸區，電連接到所述的半導體襯底的頂面上的金屬層上， 作為所述的體區-至-源極短接結構。
6.如權利要求5所述的瞬態電壓抑制器，其特征在于，所述的表面體區接觸區電連接 到設置在所述的外延層中的一重摻雜接觸區上，作為所述的體區-至-源極短接結構的一 部分，從而將所述的體區短接到所述的源極區上。
7.如權利要求1所述的瞬態電壓抑制器，其特征在于，所述的半導體襯底是由重摻雜 的ρ-型半導體襯底構成的，并承載P-型外延層，用于設置與PNP雙極晶體管并聯的底部源 極P-通道金屬氧化物半導體場效應晶體管。
8.如權利要求1所述的瞬態電壓抑制器，其特征在于，所述的柵極為溝道柵極。
9.如權利要求1所述的瞬態電壓抑制器，其特征在于，所述的柵極為平面柵極。
10.一種瞬態電壓抑制器包含一個雙極晶體管，作為齊納箝位，用于抑制瞬態電壓；以及一個底部源極金屬氧化物半導體場效應管BS-M0SFET，與所述的雙極晶體管并聯，用于 觸發所述的雙極晶體管；所述的雙極晶體管和底部源極金屬氧化物半導體場效應晶體管為垂直器件，還包含位 于頂面上的漏極/集電極端子，以及位于底面上的源極/發射極端子；底部源極金屬氧化物半導體場效應晶體管在發生瞬變電壓事件時觸發雙極晶體管。
11.如權利要求10所述的瞬態電壓抑制器，其特征在于，還包含一個設置在瞬態電壓抑制器頂面上的體區-至-源極短路結構。
12.如權利要求10所述的瞬態電壓抑制器，其特征在于，所述的漏極/集電極端子也短 接到所述的底部源極金屬氧化物半導體場效應晶體管的柵極上。
13.一種制備瞬態電壓抑制器的方法包含在半導體襯底上制備一個外延層；在 外延層和半導體襯底中，制備一個垂直雙極晶體管；制備一個底部源極金屬_氧化物_半導體場效應管BS-M0SFET，與雙極晶體管并聯，其 中底部源極金屬氧化物半導體場效應晶體管的漏極也作為雙極晶體管的集電極，底部源極 金屬氧化物半導體場效應晶體管的基極也作為雙極晶體管的基極，底部源極金屬氧化物半 導體場效應晶體管的源極也作為雙極晶體管的發射極，其中外延層和半導體襯底作為底部 源極金屬氧化物半導體場效應晶體管的源極，因此當發生瞬變電壓事件時，底部源極金屬氧化物半導體場效應晶體管開啟并觸發雙 極晶體管。
14.如權利要求13所述的制備瞬態電壓抑制器的方法，其特征在于，還包含將底部源極金屬氧化物半導體場效應晶體管的柵極短接到底部源極金屬氧化物半導 體場效應晶體管的漏極上，以便當漏極電壓達到閾值柵極電壓時，底部源極金屬氧化物半 導體場效應晶體管開啟。
15.如權利要求13所述的制備瞬態電壓抑制器的方法，其特征在于，還包含適當縮短 柵極，以調節雙極晶體管與底部源極金屬氧化物半導體場效應晶體管的面積比例。
16.如權利要求15所述的制備瞬態電壓抑制器的方法，其特征在于，適當縮短柵極，以 調節所需的穿過底部源極金屬氧化物半導體場效應晶體管觸發雙極晶體管的電流。
17.如權利要求13所述的制備瞬態電壓抑制器的方法，其特征在于，還包含選取合適 的外延層的電阻，以調節所需的穿過底部源極金屬氧化物半導體場效應晶體管觸發雙極晶 體管的電流。
全文摘要
一種位于半導體襯底承載外延層上的低壓瞬態電壓抑制器包含一個底部源極金屬氧化物半導體場效應晶體管(BS-MOSFET)，它是由漏極區域附近的溝道柵極構成的，漏極區域包圍在設置在半導體襯底的頂面附近的體區中，其中漏極區域與體區相接構成一個結型二極管，漏極區域圍繞在外延層頂部的體區中，構成一個雙極型晶體管，頂部電極設置在半導體頂面上方，作為漏極/集電極端子，底部電極設置在半導體襯底的底面上，作為源極/發射極電極。體區還包含一個表面體區接觸區，電連接到體區-至-源極短接，從而將體區連接到底部電極，作為源極/發射極端子。漏極也可以短接到柵極上，將BS-MOSFET配置成雙端子器件，其中柵極-至-源極電壓等于漏極-至-源極電壓。設置在溝道柵極上方的漏極/集電極/陰極端子，使得BS-MOSFET可以在其閾值柵極電壓下開啟，因此BS-MOSFET觸發雙極晶體管箝位并抑制其閾值電壓附近的瞬變電壓。
文檔編號H01L27/04GK101930974SQ201010207879
公開日2010年12月29日 申請日期2010年6月13日 優先權日2009年6月17日
發明者馬督兒·博德 申請人:萬國半導體股份有限公司