專利名稱：用于半導體器件的電網結構及其制造方法
技術領域：
本發明一般地涉及半導體器件制造領域，具體地，涉及向半導體器件提供電功率 的電網結構及其制造方法。
背景技術：
隨著諸如晶體管(例如，硅鍺(SiGe)異質結雙極晶體管(HBT)和/或各種類型的 場效應晶體管(FET))的半導體器件的性能的不斷改進，對各種類型的半導體器件的電功 率或電流供給的需求也不斷增加。通常，通過一組電互連供給在半導體芯片上制造的這些 半導體器件所使用的電流，這組電互連的作用就像半導體芯片的“電網”，因此在下文中也 如此稱呼這組電互連。電網將電功率分配給芯片上的各種有源半導體器件，并且其通常通 過公知為后段制程(BEOL)技術的工藝制成。電網通常遍及包括Ml級、M2級等等的不同的 導電級，并且通常在不同的級使用導電布線、路徑和/或通路且在交叉的不同級中使用過 孔和/或插塞(stud)來向各種半導體器件提供電功率或電流，如本領域所公知的。圖IA和IB是本領域公知的電網結構的示意性示例，該電網結構向半導體器件提 供電功率。例如，半導體結構100可表示向在單個襯底上制造的一個或多個半導體器件供 給電功率的大規模電網的一部分或片段。例如，半導體結構100包括導電插塞112，例如， CA接觸插塞，其形成在半導體器件102的頂上且與半導體器件102接觸，其中該半導體器件 102形成在半導體襯底101上。半導體結構100還可包括導電布線路徑、或通路122，例如， 在導電插塞112的頂上且與導電插塞112接觸的Ml級接觸，如圖IA所示。導電插塞112 可以形成在電介質層111內和/或穿過電介質層111，該電介質層111例如為級間電介質 (ILD)層。如本領域公知的，通常，導電襯里121可以形成在導電路徑122的Ml級接觸與 ILD層111之間以及Ml級的側壁處，以減輕和/或消除潛在的由導電路徑122的金屬元素 向ILD層111的擴散引起的金屬沾污并增加和/或提高導電路徑122對ILD層111的粘附 性。此外，可以在導電路徑122的頂上形成電介質帽層131 (例如，氮化硅層)，在該電介質 帽層131上可以沉積其他的ILD層(未示出)以形成額外的金屬級接觸。與導電襯里121 類似地，電介質帽層131可以起減輕金屬沾污和/或改善導電路徑122的隔離的作用。圖IB示意性示例了在半導體器件102的正常操作期間，電子從導電插塞112流向 導電路徑122。導電插塞112和導電路徑122可以由不同導電性的材料制成。另外，導電 插塞112和導電路徑122處的電流密度可以因其不同的電流水平和/或不同的截面積而不 同。因此，在導電插塞112和導電路徑122的接合或相交區域120處，會發生電遷移，并且 該電遷移表現為在導電插塞112與導電路徑122之間引起或產生空隙。由電遷移產生的空 隙的尺寸會隨著半導體器件的使用時間而逐漸增大，并最終會導致在導電插塞112與導電 路徑122之間的接合區域120處開路。換句話說，對于為了供給電功率而采用常規電網的 半導體器件(例如結構100)而言，電遷移會產生可靠性問題。當導電路徑122為Ml級接 觸時，這樣的可靠性問題變得特別重要。
發明內容
現有技術中需要產生半導體結構或改進現有的半導體結構，這些半導體結構可被 可靠地用作用于向各種半導體器件供給電功率或電流的電網。這些半導體結構將能夠克服 由電遷移引起的上述問題并改善電功率被供給到的半導體器件的總體性能和可靠性。本發明的一個實施例提供一種半導體結構。該半導體結構包括在電介質層內形 成的第一導電材料的插塞；具有底部和側壁的第二導電材料的過孔，其中所述底部和所述 側壁被導電襯里覆蓋，并且所述底部被直接形成在所述插塞的頂部上且通過所述導電襯里 而與所述過孔接觸；以及第三導電材料的一個或多個導電路徑，其通過在所述過孔的所述 側壁處的所述導電襯里而連接到所述過孔。在本發明的一個實施例中，所述過孔的所述第二導電材料的電導率大于在所述底 部和所述側壁處覆蓋所述過孔的所述導電襯里的電導率。在本發明的另一實施例中，通過彼此相對的兩個側壁測量的所述過孔的橫向尺寸 小于Blech長度，其中所述Blech長度與所述過孔內的金屬原子的電遷移相關且至少部分 地受到所述過孔的所述第二導電材料的特性的影響。在本發明的又一實施例中，所述第二導電材料為銅(Cu)且不同于所述導電路徑 的所述第三導電材料，其中所述銅材料的所述Blech長度大致在10微米左右。在本發明的再一實施例中，所述第一和第二導電材料選自鎢(W)、鋁(Al)、銅(Cu) 以及其合金，并且所述第三導電材料選自鋁(Al)、銅(Cu)、銀(Ag)和金(Au)。在本發明的再一實施例中，導電襯里由選自鈦(Ti)、鉭(Ta)、釕(Ru)、鎢(W)、氮化 鈦(TiN)、氮化鉭(TaN)、氮化釕(RuN)和氮化鎢(WN)的材料制成，并且所述導電襯里能夠 防止導電材料擴散穿過。在本發明的再一實施例中，直接在所述電介質層之下的襯底中形成的半導體器件 的接觸部位的頂上形成所述插塞。作為一個實例，所述半導體器件為場效應晶體管(FET)， 并且所述接觸部位為該FET的柵極區、源極區或漏極區。作為另一個實例，所述半導體器件 為異質結雙極晶體管(HBT)，并且所述接觸部位為該HBT的基極區、發射極區或集電極區。
通過結合附圖給出的對本發明的以下詳細描述，將更充分地了解和理解本發明， 其中圖IA和IB是向半導體器件提供電功率的現有技術結構的示意性示例；圖2是根據本發明的實施例的電網結構的示意性示例；圖3是根據本發明的實施例形成電網結構的方法的示意性示例；圖4是根據本發明的另一實施例形成電網結構的方法的示意性示例；圖5是根據本發明的又一實施例形成電網結構的方法的示意性示例；圖6是根據本發明的再一實施例形成電網結構的方法的示意性示例；圖7是根據本發明的再一實施例形成電網結構的方法的示意性示例；圖8是根據本發明的再一實施例形成電網結構的方法的示意性示例；圖9是根據本發明的再一實施例形成電網結構的方法的示意性示例；圖10是根據本發明的再一實施例形成電網結構的方法的示意性示例；
圖11是根據本發明的另一實施例形成電網結構的方法的示意性示例；圖12是根據本發明的再一實施例形成電網結構的方法的示意性示例；圖13是根據本發明的另一實施例的大規模電網的頂視圖的示意性示例；以及圖14A和14B是示例出不同過孔尺寸的蝕刻速率的樣品試驗測試結果。應理解，為了示例的簡化和清楚，附圖中的要素未必按比例繪制。例如，為了清楚 的目的，可以相對于其他要素的尺寸擴大某些要素的尺寸。
具體實施例方式在以下的詳細描述中，為了提供對本發明的各種實施例的全面了解，闡述了多種 具體細節。然而，應理解，可以在沒有這些具體細節的條件下實施本發明的實施例。為了不使本發明的本質和/或實施例的表示模糊，在以下的詳細描述中，為了表 示和/或示例的目的，可以將本領域中公知的某些處理步驟和/或操作組合在一起，并且在 一些情況下不進行詳細描述。在其他情況下，根本不描述本領域中公知的某些處理步驟和 /或操作。另外，某些公知的器件處理技術不進行詳細描述，并且，在某些情況下，可以參考 其他公開的論文、專利和/或公開的專利申請，以不使對本發明的本質和/或實施例的描述 描述模糊。應理解，以下描述更注重于本發明的各種實施例的不同特征和/或要素。 圖2是根據本發明的一個實施例的電網結構的示意性實例。例如，電網結構200或 結構200包括在電介質層211內形成或產生的諸如CA接觸的導電插塞212。導電插塞212 可形成在半導體器件202的頂上且與半導體器件202接觸，并且可以被制造為適合將電功 率或電流傳導或傳送到半導體器件202。半導體器件202可以形成在被電介質層211覆蓋 的半導體襯底201中，如圖2中所示。結構200還可包括導電過孔242，該導電過孔242至少部分地形成在電介質層232 內并且直接在導電插塞212的頂上且接觸導電插塞212。導電過孔242包括覆蓋其底部和 側壁的導電襯里241。附加地，結構200包括一個或多個導電路徑222，該導電路徑222例 如為Ml級接觸或布線，且通過導電襯里241而與導電過孔242接觸。導電路徑222可以通 過導電襯里221而形成在電介質層211的頂上且被電介質帽層231覆蓋，在該電介質帽層 231上可形成電介質層232。這里，應理解，結構200可以是如圖13所示的大電網300的部分或片段，在一個實 施例中，大電網300包括多個與結構200類似的半導體結構且根據需要而被適宜地互連，以 向位于公共襯底上的一個或多個半導體器件供給電功率。換句話說，結構200可以用作和 被視為圖13中所示的大電網300的“節點”或“島”，在下文中將會多次提到所述“節點”或
ojj ο根據本發明的另一實施例，導電過孔242可以被形成為具有與導電過孔242的電 遷移的Blech長度相比小的橫向尺寸。這里，應理解，在與導電路徑222通常相同的橫向級 中且在導電過孔242的兩個相對的側壁之間測量導電過孔242的橫向尺寸。導電材料的 Blech長度或Lb1^1通常由等式LBle。h= (jL)th/j確定，其中(jL)th是本領域中公知的導電 材料的Blech閾值，j是沿測量Blech長度的方向流過導電材料的電流密度。例如，導電過 孔242的Blech閾值(jL) th通常受到導電過孔242的形成材料的電導率的影響，例如，對于 由銅材料制成的導電過孔，Blech閾值(jL)th典型地為約200毫安每微米(mA/μ m)。例如，
7通常以毫安每平方微米(mA/μπι2)為單位測量電流密度。因此，對于橫向流過導電過孔242 的例如20mA/ μ m2的電流密度，典型地，發現Blech長度為約10微米(μ m)。導電過孔242的形成材料可以不同于導電插塞212的材料且可以不同于導電路徑 222的材料。因此，導電過孔242、導電插塞212和導電路徑222的電導率可以不同。例如， 在本發明的一個實施例中，導電過孔242的電導率可以大于導電插塞212的電導率。在另 一實施例中，可以使導電過孔242的電導率與導電路徑222的電導率相同。圖3是根據本發明的一個實施例形成電網結構的方法的示意性示例。該電網可以 包括類似于圖2所示的電網結構200的一個或多個結構。例如，如圖3所示例的，本發明的 一個實施例包括提供半導體襯底201，在該半導體襯底201上可以形成有諸如半導體器件 202的一個或多個半導體器件以及各種其他器件(未示出)，并且在該半導體襯底201上將 要形成電網以為各種器件提供電流。本發明的一個實施例包括在襯底201的頂上沉積級間 電介質層(ILD) 211，并且隨后在ILD層211內部或其內產生諸如CA接觸的導電插塞212。 導電插塞212可被形成為在導電插塞212與ILD層211之間的側壁處包括導電金屬襯里 213。導電襯里可被形成為，其中，防止導電插塞212的金屬元素潛在地金屬沾污ILD層211， 并且提高導電插塞212對ILD層211的粘附性。可以通過應用任何合適的現有BEOL工藝 和/或任何將來開發的技術來產生或形成導電插塞212，并且該導電插塞212可以由諸如鎢 (W)、鋁(Al)、銅(Cu)或其合金的材料制成。導電襯里213可以由諸如鈦(Ti)、鉭(Ta)、氮 化鈦(TiN)、氮化鉭(TaN)、以及其組合或合金的材料制成。導電插塞212可以形成在將被 供給或提供電功率的半導體器件202的接觸部位的頂上且與該接觸部位接觸。圖4是根據本發明的另一實施例形成電網結構的方法的示意性示例。例如，在形 成導電插塞212之后，本發明的一個實施例包括在ILD層211的頂上形成或沉積另一 ILD 層214，其中如參考圖5在下面詳細描述的那樣形成導電路徑或通路。ILD層214可以形成 在ILD層211和導電插塞212 二者的頂上以覆蓋二者；可以是與ILD層211的電介質材料 相同的電介質材料；并且優選具有接近將要在其中形成的接觸級布線結構的厚度的厚度， 但在這些方面，本發明的實施例不受限制。應理解，可以在形成ILD層214時使用不同的電 介質材料和/或不同的厚度。圖5是根據本發明的又一實施例形成電網結構的方法的示意性示例。例如，本發 明的一個實施例可包括在ILD層214內產生一個或多個導電路徑222。導電路徑222可以 是Ml級接觸或Ml級布線結構，其用于最終通過導電插塞212而將電功率或電流傳送到半 導體器件202。導電路徑222可以被制作在ILD層214內部，優選鄰近且優選不接觸導電插
^^ 212ο根據本發明的一個實施例，ILD層214的一部分可以留在導電插塞212的頂上。 ILD層214的該部分的橫向尺寸由ILD層214的該部分所在的位置處的將被用于形成圖2 所示的導電過孔242的導電材料的類型和特性(例如電導率)確定，如下面更詳細描述的。 然而，應理解，在該方面，本發明的實施例不受限制。例如，本發明的另一實施例可包括將導 電路徑222形成為接觸和/或覆蓋導電插塞212，其中在導電插塞212的頂上的導電路徑部 分被去除和/或被稍后形成的導電過孔取代。本發明的一個實施例可包括通過應用任何適宜的現有BEOL工藝和/或將來發展 的技術形成或產生導電路徑222，并且可包括在形成導電路徑222之前在ILD層211的頂上沉積導電金屬襯里221。適合用于導電路徑222的材料可以與用于導電插塞212的材料 相同或不同。例如，導電路徑222可以由其電導率大于導電插塞212的電導率的材料制成。 此外，例如，這些材料可包括銅(Cu)、鋁(Al)、銀(Ag)、金(Au)或其合金。例如，用于導電襯 里221的材料可包括鈦、鉭、釕、鎢、氮化鈦、氮化鉭、氮化釕和/或氮化鎢等等。此時，可以在導電路徑222與如圖IA所示的常規導電路徑122之間進行比較。應 理解，本發明的一個實施例形成導電路徑222而不去除電介質材料214的直接在導電插塞 212的頂上的部分，其中，根據本發明的一個實施例，將要形成如圖2所示的被導電襯里241 覆蓋的導電過孔242，如下面參考圖6-9更詳細描述的。圖6是根據本發明的又一實施例形成電網結構的方法的示意性示例。例如，本發 明的一個實施例可包括在導電路徑222和ILD層214的頂上沉積電介質帽層231，然后在 電介質帽層231的頂上沉積另一 ILD層232。電介質帽層231的使用有助于防止導電路徑 222的材料對ILD層232的沾污且改善導電路徑222的總體隔離。圖7是根據本發明的又一實施例形成電網結構的方法的示意性示例。在形成ILD 層232之后，本發明的一個實施例可包括在ILD層232內部、以及在導電路徑222之間和 導電插塞212的頂上存在如圖6所示的ILD層214的剩余部分的位置處，形成過孔穴233。 可以通過任何適宜的BEOL工藝形成過孔穴233，這些工藝包括例如在ILD層232的頂上施 加抗蝕劑層291、通過例如光刻工藝構圖抗蝕劑層291、以及形成過孔圖形292，該過孔圖形 292與下方的導電插塞212對準且具有至少與在導電路徑222之間的剩余ILD層214(圖 6)的尺寸一樣大的尺寸。本發明的該實施例還可包括通過過孔圖形292蝕刻ILD層232和 下方的ILD層214，從而形成或產生具有側壁236和237的過孔穴233。去除導電路徑222 之間的ILD層214，從而暴露導電路徑222的側壁和導電插塞212的頂表面。在插塞212上 方的區域中的導電路徑222的側壁237可被導電襯里221覆蓋。如圖7所示，過孔穴233可被細分為兩個不同部分。主要形成在ILD層232內部 的上部具有寬度234，該寬度234至少等于且在多數情況下大于主要形成在ILD層214的剩 余部分(圖6)先前存在的位置處的下部的寬度235。當產生或形成過孔穴233時，上部的 寬度234由過孔圖形292的尺寸確定，如上所述，而下部的寬度235由在導電路徑222之間 剩余的、大部分保留在導電插塞212的頂上的ILD層214(圖6)的尺寸確定。本發明的另 一實施例包括將過孔圖形292制作為大于導電路徑222之間的ILD層214的尺寸，從而確 保在導電路徑222之間的剩余電介質材料至少基本上被去除或蝕刻掉，從而暴露金屬襯里 221。蝕刻工藝可以為選擇性的，因此可以不蝕刻導電金屬襯里221，由此使過孔穴233的下 部的尺寸由兩個導電路徑222之間的距離確定和/或限制。本發明的又一實施例可包括使 過孔穴233足夠深，以暴露導電插塞212的頂表面。圖8是根據本發明的又一實施例形成電網結構的方法的示意性示例。例如，本發 明的一個實施例可包括在ILD層232的內部和導電路徑222之間的過孔穴233的內側壁 和底部之上沉積導電襯里241，例如金屬襯里。導電襯里241的材料優選具有與導電路徑 222相比較低的電導率，但在該方面，本發明的實施例不受限制。例如，導電襯里241的材料 可包括例如鈦、鉭、釕、鎢、氮化鈦、氮化鉭、氮化釕和/或氮化鎢，但還可預期其他適宜的材 料。導電襯里241還可以由用作阻擋層且能夠防止導電材料擴散通過的任何其他導電材料 形成。
圖9是根據本發明的又一實施例形成電網結構的方法的示意性示例。例如，本發 明的一個實施例可包括在圖8的過孔穴233中沉積導電材料，以形成具有被導電襯里241 覆蓋的側壁和底部的導電過孔242，從而形成電網結構200，其可以與圖2所示的電網結構 200相同。填充圖8的過孔穴233的導電材料可以包括例如鎢(W)、鋁(Al)、銅(Cu)以及其 合金。在圖10中示例出電網結構200的A-A’處的截面視圖。圖10是根據本發明的又一實施例形成電網結構的方法的示意性示例。實際上，電 網結構200是如圖9所示的A-A’處指示的電網結構200的截面視圖。例如，一個或多個導 電路徑222可以被形成在電介質層214內部并且接觸導電襯里241處的過孔242。導電襯 里241可覆蓋過孔242的側壁，同時導電襯里221可以形成在導電路徑222與電介質層214 之間。圖11是根據本發明的另一實施例形成電網結構的方法的示意性示例。例如，圖11 示例出形成或產生過孔穴251的方法，該過孔穴251是與圖8中的過孔穴233相同或不同 的過孔。在本發明的該實施例中，可以調整和/或設計產生過孔穴251 (其暴露下方的導電 插塞212)的蝕刻工藝以及具體地，蝕刻速率，以與在ILD層232的其他過孔在導電路徑222 處停止的位置處的其他區域中產生其他過孔的工藝協作。換句話說，在ILD層232的其他 區域中產生的其他過孔，例如，過孔穴256，可具有與253和254的組合深度不同的258和 259的組合深度。因此，過孔穴251的產生可以不需要任何單獨的和/或附加的蝕刻工藝。簡要地，參考圖14A和14B，其示例出不同過孔尺寸的蝕刻比率。如圖14A所示，在 電介質材料中蝕刻過孔穴期間，本領域普通技術人員公知深度方向上的蝕刻速率通常受到 過孔穴的橫向尺寸的影響。例如，在圖14A中，χ坐標表示在蝕刻下的過孔穴的縱橫比，并 且y坐標以任意單位表示在通過過孔穴的寬度歸一化之后的蝕刻時間。圖14A表明隨著 過孔穴的縱橫比增大，即，隨著過孔穴的橫向尺寸減小，蝕刻過孔穴所需的時間也增加。在 本發明的另一實施例中，發現蝕刻時間的增加幾乎為縱橫比的多項式的第二階。在圖14B中還可觀察到在蝕刻速率與過孔穴的深度對橫向尺寸的比率之間的這 種關系，其示意性示例出不同橫向尺寸的一組過孔穴501的頂視圖(示于圖14B的垂直方 向上的頂視圖中)以及示出在同一蝕刻工藝期間這組過孔穴501的不同蝕刻深度的SEM圖 502。從圖14B所示的實驗結果可得出結論即使在其他方向上具有相同的尺寸，在一個方 向上具有不同尺寸的過孔穴在同一蝕刻工藝期間也會以不同速率被蝕刻。例如，同一蝕刻 工藝會產生過孔穴的不同蝕刻深度，其中具有較大尺寸的過孔穴被更深地蝕刻到電介質材 料中。現在返回參考圖11，其中示例出在與產生過孔穴251相同的蝕刻工藝期間產生過 孔穴256。例如，根據一個實施例，本發明包括根據如圖14A和14B所示的不同橫向尺寸的 過孔穴的不同蝕刻比而選擇和/或設計過孔穴256和過孔穴251的橫向尺寸252和257之 間的相對關系。在另一實施例中，當過孔穴251被蝕刻穿過ILD層232的整個厚度253時， 對于過孔穴256，ILD層232的僅僅一部分258被蝕刻，并且在蝕刻過孔穴251的厚度254 的ILD層214(圖6)期間，對于過孔穴256，ILD層232的剩余部分259被蝕刻。在本發明 的另一實施例中，在選擇過孔穴251的蝕刻速率以及其如何影響過孔穴256的蝕刻時還可 以考慮過孔穴251的橫向尺寸255。應理解，本發明的實施例在上述方面不受限制。例如，對過孔穴251和256的蝕刻
10不必同時進行，且不必被同時或基本上同時蝕刻到底部。實際上，例如，過孔穴256和/或 過孔穴251的底部可被金屬襯里221覆蓋，由于蝕刻工藝的選擇性，該金屬襯里221通常不 被蝕刻。換句話說，可以主要為電介質材料的蝕刻設計蝕刻條件，并且金屬襯里221在過孔 蝕刻工藝期間用作蝕刻停止層。因此，根據本發明的另一實施例，即使蝕刻未同時達到過孔 穴的底部，也可以以獨立的速率蝕刻過孔穴251和256。圖12是根據本發明的又一實施例形成電網結構的方法的示意性示例。在形成過 孔穴251和256 (圖11)之后，用導電材料填充過孔穴251和256，以形成過孔242和過孔 262。可通過例如利用適宜的目前可用的BEOL工藝或任何將來發展的技術來沉積導電材料 而形成過孔242和262。可以通過應用本領域公知的化學機械拋光(CMP)工藝，去除留在 ILD層232的頂上的任何過量的導電材料。圖13是根據本發明的另一實施例形成大規模電網結構的頂視圖的示意性示例。 例如，電網300可包括例如第一組的多個導電路徑301和第二組的多個導電路徑302。第一 組的導電路徑301可與第二組的導電路徑302中的一個或多個相交(優選垂直地相交)。 然而，本發明的實施例在該方面不受限制，并且在一個或多個點處，兩組導電路徑以非直角 的角度彼此相交。并且，相交點中的至少一個，例如，相交點311，可以是電網300的“節點” 或“島”，并且其可具有如圖2所示且在上面詳細描述的結構。這里，應理解，電網結構的“節 點”或“島”，例如圖2中所示的電網結構200，可以不限于僅僅相交點。例如，可以在沿導電 路徑301和/或302中的任何導電路徑的任何點處使用如同圖2所示的電網結構，此外，還 可以在半導體芯片結構的不同接觸級處使用該電網結構。雖然在此示例和描述本發明的特定特征，但現在本領域的普通技術人員將想到多 種修改、替代、改變和等價物。因此，應理解，所附的權利要求旨在包容落入本發明的精神內 的所有這樣的修改和改變。
權利要求
一種半導體結構，包括在電介質層內形成的第一導電材料的插塞；具有底部和側壁的第二導電材料的過孔，所述底部和所述側壁被導電襯里覆蓋，所述底部被直接形成在所述插塞的頂部上且通過所述導電襯里而與所述過孔接觸；以及第三導電材料的一個或多個導電路徑，其通過在所述過孔的所述側壁處的所述導電襯里而連接到所述過孔。
2.根據權利要求1的半導體結構，其中所述過孔的所述第二導電材料的電導率大于在 所述底部和所述側壁處覆蓋所述過孔的所述導電襯里的電導率。
3.根據權利要求2的半導體結構，其中通過彼此相對的兩個所述側壁測量的所述過孔 的橫向尺寸小于Blech長度，所述Blech長度與所述過孔內的金屬原子的電遷移相關且至 少部分地受到所述過孔的所述第二導電材料的特性的影響。
4.根據權利要求3的半導體結構，其中所述第二導電材料為銅(Cu)，并且其中所述銅 材料的所述過孔內的所述Blech長度為約10微米。
5.根據權利要求3的半導體結構，其中所述第一和第二導電材料選自鎢(W)、鋁(Al)、 銅(Cu)以及其合金，并且所述第三導電材料選自鋁(Al)、銅(Cu)、銀(Ag)、金(Au)以及其
6.根據權利要求1的半導體結構，其中所述導電襯里由選自鈦(Ti)、鉭(Ta)、釕(Ru)、 鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)、氮化釕(RuN)和氮化鎢(WN)的材料制成，并且其中所 述導電襯里能夠防止導電材料擴散穿過。
7.根據權利要求1的半導體結構，其中直接在所述電介質層之下的襯底中形成的半導 體器件的接觸部位的頂上形成所述插塞，所述半導體器件為場效應晶體管并且所述接觸部 位為所述場效應晶體管的柵極區、源極區或漏極區，或者，所述半導體器件為異質結雙極晶 體管并且所述接觸部位為所述異質結雙極晶體管的基極區、發射極區或集電極區。
8.一種電網，包括形成在多個半導體器件的頂上的電介質層；多個導電插塞，其形成在所述電介質層內且位于所述多個半導體器件的頂上；至少一個過孔，其形成在所述多個導電插塞中的一個的頂上，所述過孔在底部和側壁 處被導電襯里覆蓋；以及一個或多個導電路徑，其通過所述導電襯里而連接到所述過孔。
9.根據權利要求8的電網，其中所述多個導電插塞由具有第一電導率的第一導電材料 形成；所述過孔由具有第二電導率的第二導電材料形成；并且所述一個或多個導電路徑由 具有第三電導率的第三導電材料形成，所述第二電導率大于覆蓋所述過孔的所述底部和所 述側壁的所述導電襯里的電導率。
10.根據權利要求9的電網，其中通過彼此相對的兩個所述側壁測量的所述過孔的橫 向尺寸小于Blech長度，所述Blech長度與所述過孔內的金屬原子的電遷移相關且至少部 分地受到所述過孔的所述第二導電材料的特性的影響。
11.根據權利要求10的電網，其中所述第二導電材料為銅(Cu)，其中所述銅材料的所 述過孔內的所述Blech長度為約10微米。
12.根據權利要求10的電網，其中所述第一和第二導電材料選自鎢(W)、鋁(Al)、銅(Cu)以及其合金，并且所述第三導電材料選自鋁(Al)、銅(Cu)、銀(Ag)、金(Au)以及其合^^ ο
13.根據權利要求8的電網，其中所述導電襯里由選自鈦(Ti)、鉭(Ta)、釕(Ru)、鎢 (W)、氮化鈦(TiN)、氮化鉭(TaN)、氮化釕(RuN)和氮化鎢(WN)的材料制成，并且其中所述 導電襯里能夠防止導電材料擴散穿過。
14.根據權利要求8的電網，其中直接在所述電介質層之下的襯底中形成的所述多個 半導體器件中的一個的接觸部位的頂上形成所述多個導電插塞，所述多個半導體器件的所 述一個為場效應晶體管或異質結雙極晶體管，并且所述接觸部位為所述場效應晶體管的柵 極區、源極區或漏極區，或者為所述異質結雙極晶體管的基極區、發射極區或集電極區。
15.一種方法，包括在第一電介質層內形成導電插塞；在第二電介質層內形成一個或多個導電路徑，所述第二電介質層在所述第一電介質層 的頂上，其中所述一個或多個導電路徑基本上鄰近在所述導電插塞的頂表面的頂上剩余的 所述第二電介質層的區域；形成過孔穴，所述過孔穴在所述導電插塞的所述頂表面的頂上且暴露所述導電插塞的 所述頂表面，所述過孔穴暴露所述一個或多個導電路徑的側壁的至少一部分；在所述過孔穴的底部和側壁處沉積導電襯里；以及在形成過孔的所述過孔穴中沉積導電材料，所述過孔通過所述導電襯里接觸所述一個 或多個導電路徑。
16.根據權利要求15的方法，其中形成所述導電插塞包括在半導體器件的接觸部位 的頂上且與所述接觸部位接觸地形成所述導電插塞，所述半導體器件被產生在半導體襯底 中，其中所述半導體襯底在所述第一電介質層下方。
17.根據權利要求15的方法，其中在所述過孔中沉積所述導電材料包括選擇其電導率 小于所述導電襯里的電導率的所述導電材料并且在所述過孔穴中沉積所述選擇的導電材 料。
18.根據權利要求15的方法，還包括在所述一個或多個導電路徑和所述第二電介質層 的頂上沉積第三電介質層，其中形成所述過孔穴還包括在所述第三電介質層和所述第二電 介質層中形成所述過孔穴。
19.根據權利要求18的方法，其中形成所述過孔穴還包括在所述第三電介質層中形成 所述過孔穴的一部分，在所述第三電介質層中的所述過孔穴的所述部分至少與所述導電插 塞的所述頂表面的頂上剩余的所述第二電介質層的所述部分一樣大且基本上覆蓋所述導 電插塞的所述頂表面的頂上剩余的所述第二電介質層的所述部分，以便在形成所述過孔穴 期間基本上去除所述導電插塞的所述頂表面的頂上剩余的所述第二電介質層的所述部分。
20.根據權利要求15的方法，其中用于填充所述過孔穴的所述導電材料選自鎢(W)、鋁 (Al)、銅(Cu)以及其合金。
21.根據權利要求15的方法，其中所述導電插塞的所述頂表面的頂上的所述區域所具 有的橫向尺寸小于由所述導電材料制成的所述過孔的Blech長度。
22.根據權利要求15的方法，其中所述過孔由銅(Cu)制成且具有約10微米的Blech 長度。
23.根據權利要求15的方法，其中所述過孔由選自鎢(W)、鋁(Al)、銅(Cu)以及其合金 的導電材料制成。
24.根據權利要求15的方法，其中所述導電襯里由選自鈦(Ti)、鉭(Ta)、釕(Ru)、鎢 (W)、氮化鈦(TiN)、氮化鉭(TaN)、氮化釕(RuN)和氮化鎢(WN)的材料制成，并且其中所述 導電襯里能夠防止導電材料擴散穿過。
全文摘要
本發明涉及用于半導體器件的電網結構及其制造方法。本發明的一個實施例提供一種半導體結構，其包括在電介質層內形成的第一導電材料的插塞；具有底部和側壁的第二導電材料的過孔，其中所述底部和所述側壁被導電襯里覆蓋，并且所述底部被直接形成在所述插塞的頂部上且通過所述導電襯里而與所述過孔接觸；以及第三導電材料的一個或多個導電路徑，其通過在所述過孔的所述側壁處的所述導電襯里而連接到所述過孔。還提供制造該半導體結構的方法。
文檔編號H01L21/768GK101930965SQ20101020636
公開日2010年12月29日 申請日期2010年6月17日 優先權日2009年6月25日
發明者R·G·菲利皮, 李偉健, 王平川 申請人:國際商業機器公司