半導體器件及其制造方法

專利名稱：半導體器件及其制造方法
技術領域：
本發明涉及一種半導體器件及其制造方法，特別地涉及一種SRAM的結構及其制
造方法。
背景技術：
伴隨著半導體器件的高度集成化，不斷縮小以SRAM (Static RandomAccess Memory 靜態隨機存取存儲器)等為代表的半導體存儲器的尺寸。伴隨于此，不斷縮小搭載 在半導體存儲器上的元件的尺寸或者布線的間距。在專利文獻1中，公開了一種用于縮小針對1位由6個晶體管構成的SRAM的單元 面積的布局圖。圖17中示出了上述SRAM的常規布局圖。在此圖中，示出了 SRAM的1位部分的存 儲單元。以中心點E為點對稱的中心配置了各個元件。在存儲單元區域C的內部，設置有源區la Id。設置柵極2a，以便橫切有源區 la ；設置了柵極2b，以便橫切有源區la、lb。設置了公共觸點3(以下，稱為SC)，以便連接有源區lb和柵極2c。在柵極2a中， 設置了觸點4a。在有源區la中，設置了觸點4b、4c、4d。在有源區lb中，設置了觸點4e。分別設置了金屬布線5b、5c、5d、5e，以便覆蓋觸點4b、4c、4d、4e。有源區la通過觸點4c、金屬布線5b、SC 3與有源區lb連接。有源區lb通過SC 3與柵極2c連接。專利文獻1 特開平10-178110號公報在上述半導體器件中，在柵極2a和柵極2b之間，配置了觸點4c。由此，就難于縮 小柵極2a和柵極2b的間隔tl。

發明內容
為了解決上述問題而實施本發明，本發明的目的在于，在夾持于存儲單元區域內 的2個柵極間的部分中設置了布線的半導體器件中，減少存儲單元區域的面積。本發明的半導體器件，其特征在于，包括第一有源區，設置在基板上的存儲器區 域內；第二有源區，設置在通過元件隔離與上述第一有源區進行隔離、比上述第一有源區內 更靠近上述存儲器區域中心的位置處；第一柵電極，橫切上述第一有源區；第二柵電極，與 上述第一柵電極隔離并橫切上述第一有源區及上述第二有源區；第一漏極單元，在上述第 一有源區中，在上述第一柵電極和上述第二柵電極之間露出；第二漏極單元，在上述第二有源區中，連接到上述第二柵電極的上述第一漏極單元側；第一布線，連接上述第一漏極單元 和上述第二漏極單元；第三柵電極，與上述第一柵電極及上述第二柵電極隔離、其端部面對 上述第一柵電極的上述第二有源區側的端部；以及第二布線，連接上述第二漏極單元和上 述第三柵電極，在上述第一柵電極和上述第二柵電極之間，不設置用于使上述第一布線與 上層布線進行連接的觸點。此外，本發明的半導體器件的制造方法，其特征在于，包括在基板上的存儲器區 域內形成第一有源區和第二有源區的工序，第二有源區位于通過元件隔離與上述第一有源 區進行隔離、比上述第一有源區內更靠近上述存儲器區域中心的位置；形成第一柵電極、第 二柵電極和第三柵電極的工序，該第一柵電極橫切上述第一有源區，該第二柵電極與上述 第一柵電極隔離并橫切上述第一有源區及上述第二有源區，該第三柵電極與上述第一柵電 極及上述第二柵電極隔離、其端部面對上述第一柵電極的上述第二有源區側的端部、比面 對上述第二有源區的上述第一柵電極的端部，從上述第一柵電極更往后退；形成第一漏極 單元和第二漏極單元的工序，該第一漏極單元在上述第一有源區中，在上述第一柵電極和 上述第二柵電極之間露出，該第二漏極單元在上述第二有源區中，與上述第二柵電極的上 述第一漏極單元側連接；形成第一布線的工序，該第一布線連接上述第一漏極單元和上述 第二漏極單元；以及形成第二布線的工序，該第二布線連接上述第二漏極單元和上述第三 柵電極。以下詳細說明本發明的其它特征。根據本發明，在夾持于存儲單元區域內的2個柵極間的部分中設置了布線的半導 體器件中，通過采用不設置用于將上述布線與更上層的布線連接的觸點的結構，就能夠減 少存儲單元的面積。


圖1是根據實施方式1的半導體器件的示意圖。圖2是根據實施方式1的半導體器件的制造方法的示意圖。圖3是根據實施方式1的半導體器件的制造方法的示意圖。圖4是根據實施方式1的半導體器件的制造方法的示意圖。圖5是根據實施方式1的半導體器件的制造方法的示意圖。圖6是根據實施方式1的半導體器件的變形例的示意圖。圖7是根據實施方式2的半導體器件的示意圖。圖8是根據實施方式2的半導體器件的制造方法的示意圖。圖9是根據實施方式3的半導體器件的示意圖。圖10是根據實施方式3的半導體器件的制造方法的示意圖。圖11是根據實施方式3的半導體器件的制造方法的示意圖。圖12是根據實施方式3的半導體器件的制造方法的示意圖。圖13是根據實施方式4的半導體器件的示意圖。圖14是根據實施方式4的半導體器件的制造方法的示意圖。圖15是根據實施方式4的半導體器件的制造方法的示意圖。圖16是根據實施方式4的半導體器件的制造方法的示意圖。
圖17是現有半導體器件的示意圖。
具體實施例方式以下，參照附圖，說明本發明的實施方式。再有，對各附圖中相同或相應部分賦予 相同的符號，簡化并省略其說明。實施方式1圖1(a)示出了根據本實施方式的半導體器件的平面圖。此半導體器件是1位由6 個晶體管構成的、CMOS的靜態隨機存取存儲器(Static RandomAccess Memory;以下，稱為 “SRAM”)。在存儲單元區域C內側配置了此SRAM的1位的存儲單元。將此區域的中心點E 作為點對稱的中心，配置了各個元件。以下，簡化并省略針對作為點對稱的部分的說明。存儲單元區域C具有配置了 N型晶體管的N型溝道區(以下，稱為“Nch區”)和 配置了 P型晶體管的P型溝道區(以下，稱為“Pch區”)。在存儲單元區域C的中央部處設 置了 Pch區。在其兩側設置了 Nch區。在Nch區中設置了有源區la、ld，在Pch區中設置了 有源區lb、lc。在與有源區la隔離、且比有源區la更靠近存儲單元區域C的中心處的位置 處設置了有源區lb。設置了柵極2a，以便橫切有源區la。利用有源區la和柵極2a來構成存取晶體管 6。設置柵極2b，從而與柵極2a隔離并橫切有源區la和有源區lb。利用有源區la和柵極 2b來構成驅動晶體管7。利用有源區lb和柵極2b，構成負載晶體管8。設置柵極2c，以便 橫切有源區lc、有源區Id。設置柵極2c的左端部，以使其面對柵極2a的右端部，相比于有 源區lb的左端部，從柵極2a更往后退。設置本地布線3a，以便連接有源區la和有源區lb。設置本地布線3b，以便連接有 源區lb和柵極2c。本地布線3b與本地布線3a的長度方向成規定角度(45°左右)。在有源區la中，在柵極2a和柵極2b之間設置了漏區隊。在有源區lb中，在與柵 極2b的漏區Di側的側面連接的位置處設置了漏區D2。在有源區ld，在柵極2c和柵極2d 之間設置了漏區D4。在有源區lc中，在柵極2c的漏區D4側設置了漏區D3。在有源區la中，在夾持柵極2a并與本地布線3a相對側的位置處設置了觸點4b。 設置布線5b，以便覆蓋觸點4b。在有源區la中，在夾持有柵極2b并與本地布線3a相對側 的位置處設置了觸點4d。設置布線5d，以便覆蓋觸點4d。在有源區lb中，在夾持有柵極 2b并與本地布線3a相對側的位置處設置了觸點4e。設置布線5e，以便覆蓋觸點4e。圖1(b)中示出了圖1(a)所示的A-A'方向的剖面圖。在硅基板11的表面上，設置 了有源區la Id。通過元件隔離12隔離各個有源區。在硅基板11之上，設置了由氮化硅 膜構成的襯墊(liner)膜13。在其上，設置了由氧化硅膜構成的第一層間絕緣膜14。在襯 墊膜13、第一層間絕緣膜14之中，設置了本地布線3a、3d。本地布線3a連接了漏區(有 源區la)和漏區D2(有源區lb)。本地布線3d連接了漏區D3(有源區lc)和漏區D4 (有源 區 Id)。在第一層間絕緣膜14、本地布線3a、3d之上，設置了由氧化硅膜構成的第二層間 絕緣膜15。圖1(c)中示出了圖1(a)中所示的B-B'方向的剖面圖。在元件隔離12之上，設 置柵極2c，并在有源區lb之上設置了柵極2b。形成了與柵極2b、2c幾乎相同高度的第一層間絕緣膜14。在襯墊膜13、第一層間絕緣膜14之中，設置了本地布線3b。本地布線3b 的側面與柵極2c的側面相接觸。本地布線3b的底面與漏區D2(有源區lb)相接觸。也就 是說，本地布線3b連接了柵極2c和漏區D2。設置觸點4e，以便貫通第二層間絕緣膜15、第一層間絕緣膜14、襯墊膜13。觸點 4e的底面與有源區lb連接。在觸點4e之上，設置了布線5e。在本實施方式中，如圖1(b)中所示，構成利用本地布線3a連接了漏區DJ有源區 la)和漏區D2(有源區lb)的結構。也就是說，在柵極2a和柵極2b之間，不設置用于與本 地布線3a的更上層的布線進行連接的觸點。由此，與現有技術相比較，就能夠使柵極2a和柵極2b的間隔、更小。因此，就能 夠使存儲單元的短邊方向的尺寸變小。在本實施方式中，就能夠將短邊方向的尺寸縮小大 約 13%。此外，如上所述，采用了柵極2c的左端部比有源區lb的左端部自柵極2a更向后 退的結構。并且，構成為在相對于本地布線3a的長邊方向傾斜的方向上配置本地布線3b， 并連接了漏區D2 (有源區lb)和柵極2c的結構。通過采用上述那樣的結構，能夠使柵極2a和柵極2c的間隔t2固定不變，能夠使 柵極2a向右側偏移。即，能夠使柵極2a向存儲單元區域C的中心偏移。因此，能夠使存儲單元區域C的長邊方向的尺寸變小。在本實施方式中，就能夠將 長邊方向的尺寸縮小大約8%。如上所述，利用圖1中所示的結構，就能夠將存儲單元的短邊方向的尺寸縮小大 約13%。此外，能夠將存儲單元的長邊方向的尺寸縮小大約8%。因此，通過同時縮小存儲 單元的短邊方向、長邊方向的尺寸，就能夠將單元面積縮減大約20 %。然后，參照圖2 圖4，說明圖1中所示的半導體器件的制造方法。這些附圖的(a) 是對應于圖1(a)的部分的平面圖。此外，這些附圖的(b)、(c)是分別對應于圖1(b)、(c) 的部分的剖面圖。首先，選擇地蝕刻硅基板的表面，形成溝槽。然后，利用氧化硅膜埋入溝槽內部，形 成元件隔離。然后，在硅基板的主表面之上，選擇地注入雜質。其結果，如圖2(a)中所示， 在Nch區域中形成有源區la、Id。此外，在Pch區域中形成有源區lb、lc。通過元件隔離與 有源區la隔離且比有源區la更加靠近存儲單元區域C的中心點E的位置處形成了有源區 lb。此時，如圖2(b)中所示，通過元件隔離12隔離有源區la Id。此外，如圖2(c) 所示，在硅基板11的主表面之上，形成了有源區lb及元件隔離12。然后，形成柵極，以便橫切圖2(a)中所示的有源區la Id。然后，在柵極的表面、 有源區la Id的表面之上，形成鎳硅化物(NiSi)。其結果，如圖3中所示，形成柵極2a 2d。形成柵極2a，以便橫切有源區la。形成柵極2b，以便與柵極2a隔離并橫切有源 區la、有源區lb。形成柵極2c的左端部，以便面對柵極2a的右端部、比有源區lb的左端 部從柵極2a更向后退。然后，進行雜質的離子注入及熱處理。其結果，如圖3(a)中所示，在有源區la中， 在柵極2a和柵極2b之間形成漏區Dp此外，在有源區lb中，在與柵極2b的漏區Di側的
8側面相鄰的位置處形成漏區d2。然后，在圖3(b)、(c)所示的硅基板11之上，形成30nm左右膜厚的由氮化硅膜形 成的襯墊膜。然后，在襯墊膜之上，以柵極2a 2d的高度或其以上的膜厚形成由氧化硅膜 形成的第一層間絕緣膜。然后，選擇地蝕刻第一層間絕緣膜、襯墊膜，并形成溝槽。然后，作為覆蓋此溝槽的底面和側面的阻擋金屬，形成氮化鈦(TiN)膜，用鎢(W) 埋入其內部，形成導電膜。作為上述阻擋金屬，也可以采用氮化鉭(TaN)，用銅(Cu)埋入其 內部而形成導電膜。然后，全面蝕刻此導電膜，除去溝槽外部的導電膜。這里，也可以代替蝕刻利用化 學機械拋光(Chemical Mechanical Polishing ；以下，稱為“CMP”)來除去溝槽外部的導電膜。其結果，如圖4中所示，在襯墊膜13、第一層間絕緣膜14之中，形成了本地布線 3a 3d。此時，如圖4(b)中所示，本地布線3a連接了漏區DJ有源區la)和漏區D2(有源 區lb)。由此，就不必在柵極2a和柵極2b之間形成用于與本地布線3a更上層的布線進行 連接的觸點。通過這種方式，與現有技術比較，就能夠縮小柵極2a和柵極2b的間隔、。因 此，就能夠縮小存儲單元短邊方向的尺寸。此外，如圖4(c)中所示，本地布線3b連接了漏區D2(有源區lb)和柵極2c。此時， 在相對于本地布線3a的長邊方向傾斜的方向上配置了本地布線3b。通過形成這種結構， 使柵極2a和柵極2c的間隔t2固定不變，就能夠使柵極2a向右側偏移。即，就能夠使柵極 2a向存儲單元區域C的中心偏移。因此，能夠縮小存儲單元區域C的長邊方向的尺寸。然后，在圖4(b)、(c)所示的第一層間絕緣膜14、本地布線3a、3d之上，形成300 400nm左右膜厚的由氧化硅膜形成的第二層間絕緣膜。然后，利用CMP，平坦化此膜的表面。 然后，選擇地蝕刻第二層間絕緣膜、第一層間絕緣膜14、襯墊膜13，開鑿出接觸孔。在其內 表面之上，形成TiN等的阻擋金屬膜，并埋入W膜等的導電膜。然后，通過CMP等，除去在觸 點的外部形成的阻擋金屬膜、導電膜。其結果，如圖5中所示，就形成了觸點4a、4b、4d、4e、 4f、4g、4i、4j。然后，在圖5(b)、(c)所示的第二層間絕緣膜15之上，整面地形成鋁等的導電膜。 然后，選擇地蝕刻此導電膜。其結果，如圖1(a)所示，在觸點4a、4b、4d、4e、4f、4g、4i、4j之 上，形成了各個布線 5a、5b、5d、5e、5f、5g、5i、5j。根據本實施方式，就能夠將存儲單元的短邊方向的尺寸縮小大約13%。此外，就能 夠將存儲單元的長邊方向的尺寸縮小大約8%。因此，通過同時縮小存儲單元的短邊方向、 長邊方向的尺寸，就能夠將單元面積減少大約20%。然后，說明本實施方式中所示的半導體器件的變形實例。在圖1(a)所示的半導體器件的平面圖中，配置本地布線3b，以便與本地布線3a的 長邊方向成規定角度(45°左右)。但是，如圖6中所示，本地布線3b也可以構成為L字型 的形狀等。在此情況下，本地布線3b就能夠連接本地布線3a和柵極2c。因此，能夠獲得與 本實施方式相同的效果。實施方式2
圖7(a)示出了根據本實施方式的半導體器件的平面圖。圖7(b)示出了圖7(a) 的A-A'的剖面圖。圖7(c)示出了圖7(a)的B-B'的剖面圖。這里，主要說明與實施方式 1的不同點。如圖7(b)中所示，在襯墊膜13之上，形成了由氧化硅膜形成的第三層間絕緣膜 16。在襯墊膜13、第三層間絕緣膜16之中，設置了本地布線3a、3d。第三層間絕緣膜16的 上表面與本地布線3a、3d的上表面為幾乎相同的高度。如圖7(c)中所示，在襯墊膜13、第三層間絕緣膜16之中，形成了公共觸點3b。這 相當于實施方式1(圖1(c))中所示的本地布線3b。第三層間絕緣膜16的上表面、與公共 觸點3b的上表面、觸點4e的上表面為幾乎相同的高度。基于圖7(b)、(c)，以幾乎相同的高度形成了本地布線3a和3d、公共觸點3b、觸點 4e。即，以相同的層形成了這些層。由于其它結構與實施方式1相同，所以省略說明。通過構成上述結構，就能夠一次進行用于形成本地布線3a、公共觸點3b、觸點4e 的平板印刷。由此，就能夠減少所有的掩膜的層數。此外，還能夠減少工序數。然后，參照圖8，說明圖7中所示的半導體器件的制造方法。圖8(a)是對應于圖7(a)的部分的平面圖。此外，圖8(b)、(c)是分別對應于圖 7(b), (c)的部分的剖面圖。首先，通過與實施方式1中所示方法相同的方法，進行從形成溝槽的工序(參照圖 2)直至形成柵極2a 2d為止的工序(參照圖3)。然后，在圖3(b)、(c)中所示的硅基板 11之上，與實施方式1相同地形成襯墊膜。在其上，形成300 400nm左右膜厚的由氧化硅 膜形成的第三層間絕緣膜。然后，選擇地蝕刻第三層間絕緣膜、襯墊膜，并形成溝槽。其次，作為覆蓋此溝槽的底面和側面的阻擋金屬，形成氮化鈦(TiN)膜，用鎢(W) 埋入其內部，形成導電膜。作為上述阻擋金屬，也可以采用氮化鉭(TaN)，用銅(Cu)埋入其 內部，形成導電膜。然后，蝕刻此導電膜，除去溝槽外部的導電膜。這里，代替蝕刻，也可以利用CMP來 除去溝槽外部的導電膜。其結果，如圖8中所示，在襯墊膜13、第三層間絕緣膜16之中，形成本地布線3a、 3d、公共觸點3b、觸點4e。利用本實施方式的制造方法，能夠同時形成本地布線、公共觸點(相當于實施方 式1的本地布線3b)、觸點。因此，除通過實施方式1所獲得的效果外，還能夠比實施方式1 更加減少工序數。此后，與實施方式1相同，形成金屬布線。其結果，就獲得了圖7中所示的結構。實施方式3圖9(a)示出了根據本實施方式的半導體器件的平面圖。圖9(b)示出了圖9(a) 的A-A'的剖面圖。圖9(c)示出了圖9(a)的B-B'的剖面圖。這里，主要說明與實施方式 1、2的不同點。如圖9(a)中所示，在漏區0工(有源區la)和漏區D2(有源區lb)之間，設置了本地 布線9a。如圖9(b)中所示，本地布線9a的一個側面與有源區la連接、另一個側面與有源 區lb連接。按照這種方式，有源區la和有源區lb就通過本地布線9a進行連接。
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由于其它結構與實施方式1相同，所以省略說明。在本實施方式中，構成為在漏區Di和漏區D2之間的元件隔離的表面之上形成溝 槽，并在此溝槽中設置了本地布線。由此，就不必設置用于形成本地布線的層間絕緣膜。因此，與實施方式1相比較， 就能夠減少工序數。然后，參照圖10 圖12，說明圖9中所示的半導體器件的制造方法。這些圖的(a) 是對應于圖9(a)的部分的平面圖。此外，這些圖的(b)、(c)是分別對應于圖9(b)、(c)的 部分的剖面圖。首先，通過與實施方式1中所示方法相同的方法，進行形成溝槽的工序、形成有源 區la Id的工序(參照圖2)。然后，自上表面按照30nm左右的深度，選擇地蝕刻圖2(b)中所示的有源區la和 有源區lb之間的元件隔離12的表面，形成溝槽。然后，整面地形成硅膜，以便埋入溝槽內 部。然后，向硅膜中注入雜質。其次，蝕刻硅膜，除去溝槽外部的硅膜。其結果，如圖10(b) 中所示，就在元件隔離12表面的溝槽中形成連接有源區la及有源區lb的布線9a。然后，在圖10(b)、(c)中所示的硅基板11之上，形成柵極。其結果，獲得了圖11 中所示的結構。與布線9a隔離、形成了橫切有源區la的柵極2a。與柵極2a及布線9a隔離，夾持 布線9a并與柵極2a相反的一側，形成了柵極2b。柵極2b橫切有源區la及有源區lb。與 柵極2a、柵極2b、布線9a隔離，形成了柵極2c。其左端部，面對柵極2a的右端部，且比有源 區lb的左端部從柵極2a更向后退。然后，進行雜質的離子注入及熱處理。其結果，如圖12 (a)中所示，在有源區la中， 在柵極2a和柵極2b之間形成漏區Dp此外，在有源區lb中，在柵極2b的漏區Di側形成
漏區D2。然后，在圖11 (b)、(c)中所示的硅基板11之上，形成30nm左右膜厚的由氮化硅膜 形成的襯墊膜。然后，在襯墊膜之上，形成300 400nm左右膜厚的由氧化硅膜形成的第三 層間絕緣膜。然后，選擇地蝕刻第三層間絕緣膜、襯墊膜，形成溝槽。然后，作為覆蓋此溝槽的底面和側面的阻擋金屬，形成氮化鈦(TiN)膜，用鎢(W) 埋入其內部，形成導電膜。作為上述阻擋金屬，也可以采用氮化鉭(TaN)，用銅(Cu)埋入其 內部，形成導電膜。然后，蝕刻此導電膜，除去溝槽外部的導電膜。這里，代替蝕刻，也可以利用CMP來 除去溝槽外部的導電膜。其結果，如圖12(c)中所示，在襯墊膜13、第三層間絕緣膜16之中，形成公共觸點 3b、觸點4e。然后，與實施方式1相同，在觸點4e之上，形成金屬布線。其結果，就獲得了圖9 中所示的結構。根據本實施方式的制造方法，就不必設置用于形成本地布線的層間絕緣膜。因此， 與實施方式1相比較，就能夠減少工序數。實施方式4圖13 (a)示出了根據本實施方式的半導體器件的平面圖。圖13 (b)示出了圖13 (a)的A-A'的剖面圖。圖13(c)示出了圖13(a)的B-B'的剖面圖。這里，主要說明與實施方 式1 3的不同點。如圖13(b)中所示，在襯墊膜13之上，形成了由氧化硅膜形成的第一層間絕緣膜 14。在其上層疊了由氧化硅膜形成的第四層間絕緣膜17、第五層間絕緣膜18。在襯墊膜 13、第一層間絕緣膜14之中，設置了本地布線3a、3d。第一層間絕緣膜14的上表面和本地 布線3a、3d的上表面為幾乎相同的高度。如圖13(c)中所示，在襯墊膜13、第一層間絕緣膜14、第四層間絕緣膜17之中，設 置了公共觸點3b。公共觸點3b的上表面和第四層間絕緣膜17的上表面為幾乎相同的高 度。在襯墊膜13、第一層間絕緣膜14、第四層間絕緣膜17、第五層間絕緣膜18之中，設置了 觸點4e。觸點4e的上表面、第五層間絕緣膜18的上表面為幾乎相同的高度。基于圖13(b)、(c)，本地布線3a、公共觸點3b、觸點4e任何一個的高度都不相同。 即，以不同的層來形成這些層。由于其它結構與實施方式2相同，所以省略說明。上述結構的公共觸點3b、觸點4e距硅基板11的高度不同。即，通過各蝕刻工序來 形成這些觸點。然后，參照圖14 圖16，說明圖13中所示的半導體器件的制造方法。這些圖的(a)是對應于圖13(a)的部分的平面圖。此外，這些圖的圖(b)、(c)是 分別對應于圖13(b), (c)的部分的剖面圖。首先，通過與實施方式1中所示方法相同的方法，進行從形成溝槽的工序(參照圖 2)至形成柵極2a 2d為止的工序(參照圖3)。然后，在圖3(b)、(c)中所示的硅基板11 之上，形成襯墊膜。然后，在襯墊膜之上，以柵極2a 2d的高度或其以上膜厚形成由氧化硅膜形成的 第一層間絕緣膜。然后，選擇地蝕刻第一層間絕緣膜、襯墊膜，形成溝槽。然后，作為覆蓋此溝槽的底面和側面的阻擋金屬，形成氮化鈦(TiN)膜，將鎢(W) 埋入其內部，形成導電膜。作為上述阻擋金屬，也可以采用氮化鉭(TaN)，將銅(Cu)埋入其 內部，形成導電膜。然后，蝕刻此導電膜，除去溝槽外部的導電膜。這里，代替蝕刻，可以利用CMP來除 去溝槽外部的導電膜。其結果，如圖14(b)中所示，在襯墊膜13、第一層間絕緣膜14之中，形成本地布線 3a、3d0然后，在圖14(b)中所示的第一層間絕緣膜14、本地布線3a、3d之上，形成100 200nm左右膜厚的由氧化硅膜形成的第四層間絕緣膜。然后，選擇地蝕刻第四層間絕緣膜、 第一層間絕緣膜14、襯墊膜13，形成溝槽。在其內表面中，埋入W膜等的金屬膜。然后，通 過CMP等，除去在溝槽外部形成的金屬膜。其結果，如圖15(b)中所示，在襯墊膜13、第一層 間絕緣膜14、第四層間絕緣膜17之中，形成了公共觸點3b。然后，在圖15(b)、(c)中所示的第四層間絕緣膜17之上，形成200 300nm左右 膜厚的由氧化硅膜形成的第五層間絕緣膜。然后，利用CMP，平坦化此膜的表面。然后，選 擇地蝕刻第五層間絕緣膜、第四層間絕緣膜17、第一層間絕緣膜14、襯墊膜13，開鑿出接觸 孔。在其內表面中，形成TiN等的阻擋金屬膜，并且，埋入W膜等的導電膜。然后，通過CMP
12等，除去接觸孔外部的阻擋金屬膜、導電膜。其結果，如圖16中所示，就形成了觸點4a、4b、 4d、4e、4f、4g、4i、4j。在本實施方式中，當形成本地布線3a、公共觸點3b、觸點4e時，能夠分別進行形成 各個溝槽(或孔圖形)的蝕刻工序。由此，在各個蝕刻工序中，就能夠使過蝕刻的時間最佳 化。此后，與實施方式1相同，形成金屬布線。其結果，就獲得了圖13中所示的結構。通過以上說明的制造方法，當形成本地布線、公共觸點、觸點時，在形成各個溝槽 (或孔圖形)的蝕刻工序中，能夠使各個工序中的過蝕刻的時間最佳化。
權利要求
一種半導體器件，其特征在于，包括第一有源區，設置在基板上的存儲器區域內；第二有源區，通過元件隔離與所述第一有源區進行隔離、并設置在比所述第一有源區內更靠近所述存儲器區域中心的位置處；第一柵電極，橫切所述第一有源區；第二柵電極，與所述第一柵電極隔離并橫切所述第一有源區及所述第二有源區；第一漏極單元，位于所述第一有源區中的所述第一柵電極和所述第二柵電極之間；第二漏極單元，位于所述第二有源區中的第二柵電極的所述第一漏極單元側；第一布線，連接所述第一漏極單元和所述第二漏極單元；第三柵電極，與所述第一柵電極及所述第二柵電極隔離、端部面對所述第一柵電極的所述第二有源區側的端部；以及第二布線，連接所述第二漏極單元和所述第三柵電極，所述第二布線沿著相對于所述第一布線的長度方向傾斜的方向配置。
2.一種半導體器件，其特征在于，包括第一有源區，設置在基板上的存儲器區域內；第二有源區，通過元件隔離與所述第一有源區進行隔離、并設置在比所述第一有源區 內更靠近所述存儲器區域中心的位置處； 第一柵電極，橫切所述第一有源區；第二柵電極，與所述第一柵電極隔離并橫切所述第一有源區及所述第二有源區； 第一漏極單元，位于所述第一有源區中的所述第一柵電極和所述第二柵電極之間； 第二漏極單元，位于所述第二有源區中的第二柵電極的所述第一漏極單元側； 第一布線，連接所述第一漏極單元和所述第二漏極單元；第三柵電極，與所述第一柵電極及所述第二柵電極隔離、端部面對所述第一柵電極的 所述第二有源區側的端部；第二布線，連接所述第二漏極單元和所述第三柵電極；以及層間絕緣膜，覆蓋所述基板上，并形成為與所述第二柵電極和所述第三柵電極大致相 同的高度，所述第二布線的側面與所述第三柵電極的側面相接觸。
3.一種半導體器件，其特征在于，包括第一有源區，設置在基板上的存儲器區域內；第二有源區，通過元件隔離與所述第一有源區進行隔離、并設置在比所述第一有源區 內更靠近所述存儲器區域中心的位置處； 第一柵電極，橫切所述第一有源區；第二柵電極，與所述第一柵電極隔離并橫切所述第一有源區及所述第二有源區； 第一漏極單元，位于所述第一有源區中的所述第一柵電極和所述第二柵電極之間； 第二漏極單元，位于所述第二有源區中的所述第二柵電極的所述第一漏極單元側； 第一布線，連接所述第一漏極單元和所述第二漏極單元；第三柵電極，與所述第一柵電極及所述第二柵電極隔離、端部面對所述第一柵電極的 所述第二有源區側的端部；第二布線，連接所述第二漏極單元和所述第三柵電極；以及層間絕緣膜，覆蓋所述基板上，并形成為與所述第二柵電極和所述第三柵電極大致相 同的高度，所述第二布線的側面與所述第三柵電極的側面相接觸，所述第二布線沿著相對于所述 第一布線的長度方向傾斜的方向配置。
4.根據權利要求1 3中任意一項所述的半導體器件，其特征在于，所述第三柵電極的面對所述第一柵電極的端部，相比于所述第二有源區的面對所述第 一柵電極的左端部，從所述第一柵電極更向右后退。
5.根據權利要求1或者3所述的半導體器件，其特征在于，所述第一布線及所述第二布線形成在所述層間絕緣膜內。
6.根據要求1 3中任意一項所述的半導體器件，其特征在于，在所述第一漏極單元和所述第二漏極單元之間的元件隔離的溝槽設置所述第一布線。
7.一種半導體器件的制造方法，其特征在于，包括在基板上的存儲單元區域內形成第一有源區和第二有源區的工序，該第二有源區通過 元件隔離與所述第一有源區隔離、并位于比所述第一有源區內更靠近所述存儲單元區域中 心的位置；形成第一柵電極、第二柵電極和第三柵電極的工序，該第一柵電極橫切所述第一有源 區，該第二柵電極與所述第一柵電極隔離并橫切所述第一有源區及所述第二有源區，該第 三柵電極與所述第一柵電極及所述第二柵電極隔離、左端部面對所述第一柵電極的所述第 二有源區側的端部；形成第一漏極單元和所述第二有源區中的所述第二柵電極的第二漏極單元的工序，該 第一漏極單元位于所述第一有源區中的所述第一柵電極和所述第二柵電極之間；在所述基板上形成第一絕緣膜的工序；選擇性地蝕刻所述第一絕緣膜以形成第一溝槽和第二溝槽的工序；以及在所述第一溝槽形成第一布線，并在所述第二溝槽形成第二布線的工序，該第一布線 連接所述第一漏極單元和所述第二漏極單元，該第二布線連接所述第二漏極單元和所述第 三柵電極。
8.權利要求7所述的半導體器件的制造方法，其特征在于，同時進行形成所述第一布線的工序及形成所述第二布線的工序。
9.一種半導體器件的制造方法，其特征在于，包括在基板上的存儲單元區域內形成第一有源區和第二有源區的工序，該第二有源區通過 元件隔離與所述第一有源區隔離、并位于比所述第一有源區內更靠近所述存儲單元區域中 心的位置；形成第一柵電極、第二柵電極和第三柵電極的工序，該第一柵電極橫切所述第一有源 區，該第二柵電極與所述第一柵電極隔離并橫切所述第一有源區及所述第二有源區，該第 三柵電極與所述第一柵電極及所述第二柵電極隔離、左端部面對所述第一柵電極的所述第 二有源區側的端部；形成第一漏極單元和所述第二有源區中的所述第二柵電極的第二漏極單元的工序，該 第一漏極單元位于所述第一有源區中的所述第一柵電極和所述第二柵電極之間；在所述基板上形成第一絕緣膜的工序；選擇性地蝕刻所述第一絕緣膜以形成第一溝槽的工序；在所述第一溝槽形成用于連接所述第一漏極單元和所述第二漏極單元的第一布線的工序；在所述基板上以及所述第一布線上形成第二絕緣膜的工序； 選擇性地蝕刻所述第二絕緣膜和所述第一絕緣膜以形成第二溝槽的工序；以及 在所述第二溝槽形成用于連接所述第二漏極單元和所述第三柵電極的所述第二布線 的工序。
全文摘要
本發明涉及半導體器件及其制造方法。本發明的半導體器件能夠減少SRAM的存儲單元的面積。在SRAM單元的布局圖中，采用了在柵極(2a)和柵極(2b)之間設置局部布線(3a)并連接了有源區(1a)和有源區(1b)的結構。由此，就不需要在柵極(2a)和柵極(2b)之間設置觸點。因此，能夠縮小存儲單元區域C的短邊方向的尺寸。此外，使柵極(2c)的左端部從柵極(2a)向后退，構成為在傾斜方向上配置了連接有源區(1b)和柵極(2c)的局部布線(3b)的結構。因此，能夠縮小存儲單元區域C的長邊方向的尺寸。
文檔編號H01L27/11GK101859774SQ201010206130
公開日2010年10月13日 申請日期2006年10月8日 優先權日2005年10月7日
發明者五十嵐元繁, 坪井信生 申請人:株式會社瑞薩科技