專利名稱：集成電路結構的制作方法
技術領域：
本發明涉及一種半導體裝置，特別涉及使用互補式金屬氧化物半導體晶體管 (CMOS)絕緣層上覆硅(SOI)工藝形成的橫向垂直雙極結晶體管(LVBJT)的結構及其制造方法。
背景技術：
雙極結晶體管(以下簡稱BJT)為模擬集成電路的關鍵部分。BJT可分為NPN BJT (以下簡稱NBJT)和PNP BJT (以下簡稱PBJT)等類型。對于NPN BJT的符號而言，其包 括如圖IA所示的集極C、基極B和射極E。利用公知的互補式金屬氧化物半導體晶體管(以 下簡稱CMOS)工藝可以形成兩種常用的BJT。圖IB和圖IC顯示一垂直BJT(Vertical-BJT)， 其中圖IB顯示俯視圖，而圖IC顯示剖面圖。上述垂直BJT為包括摻雜區的一 NPN BJT，其 為射極E、基極接觸B和集極C。為了增加射極注入效率，射極E被基極接觸B和集極C環 繞。射極E和基極接觸B形成于P型阱PW中，而集極C形成于N型阱NW中，其中上述P型 阱PW和N型阱NW進一步形成于深N型阱DNW中。由于基極區包括P型阱和基極接觸B， 射極/基極結和集極/基極結形成于垂直設置的元件之間，所以形成的BJT可視為一垂直 BJT。圖ID和圖IE顯示一(NPN)橫向BJT(Iateral-BJT)。圖ID顯示俯視圖，而圖IE 顯示剖面圖。由于P型阱PW為基極區的一部分，P型阱PW的一部分介于射極E和集極C之 間，射極/基極結和集極/基極結形成于橫向設置的元件之間，所以形成的BJT可視為一橫 向 BJT (LBJT)。公知垂直BJT和橫向BJT的增益改善能力被以下條件所限制。以圖IE為例，除了 企圖形成的BJT之外，還有寄生晶體管NBJT，上述寄生晶體管NBJT的集極、基極和射極分 別由射極(區域)E、N型阱NW和深N型阱DNW形成。由于寄生晶體管NBJT的射極/基極 結的一重要部分位于界面2，上述界面2位于射極E的底部，為了降低寄生晶體管NBJT的 影響，界面2優選具有小的面積。另一方面，為了改善LBJT的射極注入效率，如箭頭4標示 的介于射極E和集極C之間的路徑優選具有大的界面面積(在垂直于附圖顯示平面的平面 中)。射極E和集極C的長度L(圖1D)需要非常大的值。射極E的非常大的長度L和小的 面積為互相矛盾的需求，意指改善LBJT會帶來非常大的寄生BJT的成本。如果LBJT是利 用與形成CMOS元件相同的工藝形成的話，公知垂直BJT的困境為基極寬度不穩定，上述基 極寬度大體上等于如圖IC所示的P型阱PW的深度。
發明內容
有鑒于此，本發明的實施例提供一種集成電路結構，以解決公知技術的問題。本發明一實施例提供一種集成電路結構，上述集成電路結構，包括一阱區，其具有 一第一導電類型。一射極，其具有相反于上述第一導電類型的一第二導電類型，上述射極 位于上述阱區上方。一集極，其具有上述第二導電類型，上述集極位于上述阱區上方，且大體上環繞上述射極。一基極接觸，其具有上述第一導電類型，上述基極接觸位于上述阱區上 方。上述基極接觸將上述射極和上述集極水平隔開。至少一導電條狀物，與上述射極、上述 集極和上述基極接觸彼此水平隔開。一介電層，位于至少一上述導電條狀物的正下方，且與 至少一上述導電條狀物接觸。本發明另一實施例提供一種集成電路結構，包括一半導體基板；一埋藏氧化物 區，埋藏于該半導體基板中；以及一雙極結型晶體管，包括一阱區，其具有一第一導電類 型，且該阱區與該埋藏氧化物區接觸；至少一射極，其具有相反于該第一導電類型的一第 二導電類型；至少一集極，其具有該第二導電類型；至少一基極接觸，其具有該第一導電類 型，其中至少一所述射極、至少一所述集極和至少一所述基極接觸彼此水平隔開，且所述射 極、所述集極和所述基極位于該阱區中；以及多個導電條狀物，位于該阱區上方，且將至少 一所述射極、至少一所述集極和至少一所述基極接觸彼此水平隔開，其中該雙極結型晶體 管的任何一個所述射極通過至少一所述集極與該雙極結型晶體管的任何一個所述基極接 觸水平隔開。本發明又一實施例提供一種集成電路結構，包括一半導體基板；一埋藏氧化物 區，埋藏于該半導體基板一中間區中；以及一雙極結型晶體管，包括一阱區，其具有一第 一導電類型，且該阱區與該埋藏氧化物區接觸；一射極，其具有相反于該第一導電類型的一 第二導電類型，且該射極與該阱區接觸；多個基極接觸，其具有該第一導電類型，其中多個 所述基極接觸與該阱區接觸；多個多晶硅條狀物，與每一個該射極和多個所述基極接觸相 鄰；以及至少一集極，其具有該第二導電類型，所述集極與該阱區接觸，其中至少所述一集 極將該射極與每一個所述基極接觸水平隔開。其他實施例公開如下。除了高射頻頻率和高電流增益之外，LBJT和基板(例如ρ型基板)之間的隔離也 會導致閃爍噪聲(flicker noise)的降低。另外，本發明實施例的工藝可完全與CMOS SOI 工藝相容，因此可降低工藝成本。
圖IA顯示一雙極結晶體管的元件符號。圖IB和圖IC分別顯示利用公知互補式金屬氧化物半導體晶體管工藝形成的公知 垂直雙極結晶體管的俯視圖和剖面圖。圖ID和圖IE分別顯示利用公知互補式金屬氧化物半導體晶體管工藝形成的公知 橫向雙極結晶體管的俯視圖和剖面圖。圖2A至圖2D顯示本發明實施例的雙極結晶體管晶胞的俯視圖。圖3至圖4顯示本發明實施例的雙極結晶體管晶胞的剖面圖。圖5顯示用于測試本發明實施例的雙極結晶體管晶胞的測試元件。其中，附圖標記說明如下C 集極；B 基極接觸；E 射極；PW P 型阱；
NW N 型阱；DNW 深N型阱；L、LE 長度；WE 寬度；WSE 寬度；2 界面；200 基板；20、201、202、203 導電條狀物；22 埋藏氧化物；24 介電層；PS 電源；GR 保護環；WR 阱環狀物；T1、T2、T3、T4 端點。
具體實施例方式以下以各實施例詳細說明并伴隨著
的范例，做為本發明的參考依據。且 在附圖中，實施例的形狀或是厚度可擴大，并以簡化或是方便標示。再者，附圖中各元件的 部分將以分別描述說明，值得注意的是，圖中未示出或描述的元件，為所屬技術領域中普通 技術人員所知的形式，另外，特定的實施例僅為揭示本發明使用的特定方式，其并非用以限 定本發明。本發明實施例提供一新穎的橫向_垂直雙極結晶體管(LVBJTs)，其具有改善的電 流增益。說明書描述中會討論不同實施例。在附圖或說明書描述中，相似或相同的部分皆 使用相同的圖號。圖2Α顯示本發明一實施例的NPN雙極結晶體管(以下簡稱NPN BJT)晶胞的俯視 圖，上述NPN雙極結晶體管(NPN BJT)晶胞包括集極C、基極接觸B和位于NPN BJT晶胞中 間的射極Ε(也可視為頂點)。圖2Β顯示本發明另一實施例的NPN BJT晶胞，其包括更改過 的射極E圖案。射極E位于集極C的頂點。為了改善BJT的性能，射極E面積最好要小，且 可通過降低射極E的長度LE和寬度TO達到小射極E面積的要求。集極C可相鄰于每一個 射極E和射極E的每一個側邊。在一實施例中，在沒有其中一個集極C介于基極接觸B與 射極E兩者之間的情形下，沒有基極接觸B相鄰于射極E的每一個側邊。所有的集極C互 相連接且做為一單一集極，且所有的基極接觸B互相連接且做為一單一基極接觸。因此，如 圖2Α所示的NPN BJT晶胞做為一單一 BJT。假設射極E的總長度參數表示為長度LPE (圖未顯示)，射極E的總長度LPE和面 積AE(圖未顯示)的比值可表示為參數-面積比值(parameter-to-arearatio)。在圖2A 中，長度LPE與射極E的12段邊界的長度相等。可以發現參數_面積比值有益于最終BJT 的性能。此外，當小面積有益于降低不想要的寄生BJT的影響時，高LPE值有益于改善射極 注入效率。由于高參數_面積比值，因為射極E的所有側邊相鄰于集極C，射極E和集極C 之間的路徑相對變寬，因此改善最終BJT的性能。如圖2A所示，為了增加參數_面積比值，可采用十字形的射極E，其具有高參數_面積比值，然而也可使用具有高參數_面積比值的 其他形狀做為射極E。舉例來說，射極E可包括多個互相連接的狹窄條狀物。每一個狹窄條 狀物的寬度(例如圖2A中的寬度WSE)可接近或等于集成電路工藝允許的最小寬度，或者， 換言之，接近于關鍵尺寸。在其他實施例中，射極E的形狀可為多角形，例如三角形、長方形 (如圖2B所示)或六角形。射極E對集極C、射極E對基極接觸B和基極接觸B對集極C的所有結是通過形成 導電條狀物20(其可由多晶硅形成，且因此之后可視為多晶硅條狀物)彼此水平隔開(當 從俯視圖看去)。在其他實施例中，可由例如金屬的其他導電材料形成導電條狀物20。請 參考圖2A和圖2B，形成導電條狀物20 (包括導電條狀物20_1、20_2和20_3)以將每一個射 極E、集極C和基極接觸B彼此水平隔開。另外，射極E和基極接觸B之間的水平距離可大 于導電條狀物20的寬度(例如LG，未顯示)。換言之，每一個基極接觸B可通過至少一導 電條狀物20 (可以兩個或多個)和至少一集極C與射極E橫向隔開。圖3為如圖2B所示的BJT的剖面圖，其為圖2B中沿切線3_3的剖面圖。從上述 剖面圖可知，射極E、集極C和基極接觸B形成于一 P型阱PW中且與P型阱PW接觸，射極 E、集極C和基極接觸B還位于一埋藏氧化物(BOX) 22中。埋藏氧化物(BOX) 22可進一步位 于由例如硅的半導體材料形成的一基板200上。上述基板200可為ρ型，然而上述基板200 也可為η型。在說明書中，雖然基極區包括基極接觸B和其下的P型阱區，但是基極接觸B 可等同視為基極B。另外，導電條狀物20可位于介電層24上，將射極E、集極C和基極接觸B彼此橫向 隔開。因此，射極Ε、導電條狀物20_1(其做為一柵極)和環繞的集極C可形成如圖3所示 的一金屬氧化物半導體晶體管(MOS)元件。可以摻雜導電條狀物20，且可于導電條狀物20 上施加一偏壓，以降低最終BJT的漏電。在一實施例中，電源(偏壓源)PS連接至導電條狀 物20_1以施加偏壓。上述偏壓可為負偏壓，例如約為-0. 25V，然而電源PS也可施加不同的 偏壓。在其他實施例中，可形成電阻保護氧化條狀物(RPO strips)來代替形成導電條狀 物20和埋藏氧化物(BOX) 22。雖然電阻保護氧化條狀物不能用來施加偏壓，但是可用來隔 離后續于射極E、集極C和基極接觸B上形成的硅化物，以避免彼此接觸。如圖3所示，上述BJT可還包括保護環GR，上述保護環GR可由環繞P型阱的淺溝 槽隔離物(STI)形成。另外，對于N型BJT而言，可形成一 η型阱環狀物WR(也參考圖2)， 上述η型阱環狀物為環繞保護環GR的環狀物。在一實施例中，當BJT在使用時，可不施加 任何偏壓于阱環狀物WR上。可利用互補式金屬氧化物半導體晶體管(以下簡稱CMOS)工藝形成本發明實施例 的BJT，包括與N+區、P+區、P型阱PW區和N型阱區(例如阱環狀物WR)，且與例如為邏輯 元件的CMOS元件同時形成。因此，可利用離子注入方式形成上述N+區、P+區、P型阱PW區 和N型阱區。另外，可利用在基板200的一理想深度中注入氧，再于一無氧環境中進行退火 工藝，以使注入的氧與鄰近的硅形成氧化硅的方式，以形成埋藏氧化物(BOX) 22。在其他實 施例中，可使用絕緣層上覆硅(SOI)基板。BJT的工藝可與CMOS工藝完全相容。圖4顯示PNP橫向雙極結晶體管(以下簡稱PNP LBJT)的剖面圖，除了射極E、集 極C和基極接觸B的導電類型與圖3所示的結構相反，以及阱區的導電類型與圖3所示的結構相反之外，其他類似于圖3所示的結構。上述PNP LBJT的俯視圖也實質上與圖2A至 圖2D相同。此外，形成埋藏氧化物(BOX) 22以將PNP LBJT與其下的基板200隔離，上述基 板200可為ρ型或η型。為了降低漏電，電源(偏壓源)PS可對導電條狀物20_1施加一正偏壓。圖2C至圖2D為本發明不同的實施例。注意的是LBJT可包括通過導電條狀物20 和集極C彼此隔離的多個射極。舉例來說，在圖2C中，形成兩個互相連接的射極Ε，以做為 一單一射極。可增加更多的射極Ε，且可排列為例如為一陣列的一周期性圖案。除了圖2D 只有一個導電條狀物203之外，圖2D類似于圖2Α。此外，在這些實施例中，射極E的所有邊 緣被導電條狀物20環繞，且射極E的所有邊緣相鄰于集極C。在沒有集極C介于基極接觸 B和射極E之間的情形下，沒有基極接觸B會相鄰于任何射極E的邊緣。可以了解的是，雖 然為了布局方便起見，上述射極Ε、集極C和基極接觸B具有規則的形狀，但是上述射極Ε、 集極C和基極接觸B可具有不規則的形狀，且上述不規則包括不等長的側邊、弧形側邊等。圖5顯示一測試結構，其中測試顯示的BJT的實施例為LBJT(如圖2Α至圖4所 示)。LBJT需要測試四個端點，包括端點Tl、Τ2、Τ3和Τ4，上述端點Tl、Τ2、Τ3和Τ4分別 連接至阱環狀物WR、基極接觸B、導電條狀物20_2和射極Ε(圖5未顯示，請參考圖2Α至圖 4)。測量基極接觸B和N型阱環狀物WR(圖3)以得到測試的LBJT的射頻響應，基極接觸B 和N型阱環狀物WR分別做為RF第1端口和RF第2端口(圖未顯示)。實驗結果顯示分別 在Η21增益和單向功率增益的頻率Ft (截止頻率)和Fmax (最大震蕩頻率)降至1，其值為 高。另外，本發明實施例的LBJT晶胞具有高電流增益。其原因可能為埋藏氧化物(BOX) 22 隔離基板和其下阱區所致，上述埋藏氧化物(BOX) 22會導致基板產生的寄生BJT消失。值得注意的是，雖然在前述的實施例中使用LVBJT做為實施例，但是采用例如圖3 和圖4所示的埋藏氧化物(BOX) 22的CMOS SOI工藝也可使用于其他元件，例如射頻(RF)元 件、例如RFMOS的有源元件、例如電感、可變電容(varactor)、濾波器、天線或類似的元件的 無源元件，以降低基板損失，且可降低射頻(RF)應用的內部寄生電阻-電感-電容(RLC)。可以了解的是，除了高射頻頻率和高電流增益之外，LBJT和基板(例如ρ型基板) 之間的隔離也會導致閃爍噪聲(flicker noise)的降低。另外，本發明實施例的工藝可完 全與CMOS SOI工藝相容，因此可降低工藝成本。雖然本發明已以實施例公開如上，然其并非用以限定本發明，任何本領域普通技 術人員，在不脫離本發明的精神和范圍內，當可作些許的更動與潤飾，因此本發明的保護范 圍當視隨附的權利要求所界定的保護范圍為準。
權利要求
一種集成電路結構，包括一阱區，其具有一第一導電類型；一射極，其具有相反于該第一導電類型的一第二導電類型，該射極位于該阱區上方；一集極，其具有該第二導電類型，該集極位于該阱區上方，且大體上環繞該射極；一基極接觸，其具有該第一導電類型，該基極接觸位于該阱區上方，其中該基極接觸將該射極和該集極水平隔開；至少一導電條狀物，將該射極、該集極和該基極接觸彼此水平隔開；以及一介電層，位于至少一所述導電條狀物的正下方，且與至少一所述導電條狀物接觸。
2.如權利要求1所述的集成電路結構，還包括 一埋藏氧化物區，位于該阱區的正下方；以及 一半導體基板，位于該埋藏氧化物區的正下方。
3.如權利要求1所述的集成電路結構，還包括多個額外基極接觸，其具有該第一導電 類型，其中每一個所述額外基極接觸通過至少一所述集極和至少一所述導電條狀物與該射 極水平隔開，且其中多個所述基極接觸彼此電性連接且實際上彼此隔開。
4.如權利要求1所述的集成電路結構，還包括至少一額外射極，其具有該第二導電類 型，該額外射極位于該阱區上方，其中每一個至少一所述額外射極通過至少兩個所述導電 條狀物與該射極和該集極水平隔開，且其中至少一所述額外射極電性連接至該射極。
5.如權利要求1所述的集成電路結構，還包括一額外阱區，其形成環繞該阱區的一環 形物，該額外阱區具有該第二導電類型。
6.一種集成電路結構，包括 一半導體基板；一埋藏氧化物區，埋藏于該半導體基板中；以及 一雙極結晶體管，包括一阱區，其具有一第一導電類型，且該阱區與該埋藏氧化物區接觸； 至少一射極，其具有相反于該第一導電類型的一第二導電類型； 至少一集極，其具有該第二導電類型；至少一基極接觸，其具有該第一導電類型，其中至少一所述射極、至少一所述集極和至 少一所述基極接觸彼此水平隔開，且所述射極、所述集極和所述基極位于該阱區中；以及多個導電條狀物，位于該阱區上方，且將至少一所述射極、至少一所述集極和至少一所 述基極接觸彼此水平隔開，其中該雙極結晶體管的任何一個所述射極通過至少一所述集極 與該雙極結晶體管的任何一個所述基極接觸水平隔開。
7.如權利要求6所述的集成電路結構，其中在一俯視圖中，每一個所述射極被一環形 物完全水平地環繞，且該環形物由多個所述導電條狀物形成。
8.如權利要求7所述的集成電路結構，其中該第一導電類型為ρ型，其中該集成電路結 構還包括一偏壓源，電性耦接到多個所述導電條狀物，且其中安裝該偏壓源以提供一負偏 壓。
9.如權利要求7所述的集成電路結構，其中該第一導電類型為η型，其中該集成電路結 構還包括一偏壓源，電性耦接到多個所述導電條狀物，且其中安裝該偏壓源以提供一正偏
10.一種集成電路結構，包括一半導體基板；一埋藏氧化物區，埋藏于該半導體基板一中間區中；以及 一雙極結晶體管，包括一阱區，其具有一第一導電類型，且該阱區與該埋藏氧化物區接觸； 一射極，其具有相反于該第一導電類型的一第二導電類型，且該射極與該阱區接觸； 多個基極接觸，其具有該第一導電類型，其中多個所述基極接觸與該阱區接觸； 多個多晶硅條狀物，與每一個該射極和多個所述基極接觸相鄰；以及 至少一集極，其具有該第二導電類型，所述集極與該阱區接觸，其中至少一所述集極將 該射極與每一個所述基極接觸水平隔開。
11.如權利要求10所述的集成電路結構，其中該射極位于至少一所述集極的一頂點上。
12.如權利要求10所述的集成電路結構，還包括至少一額外射極，其與該阱區接觸，其 中所述額外射極電性連接至該射極，且其中所述額外射極實際上通過至少一所述多晶硅條 狀物和至少一所述集極與該射極隔開。
全文摘要
本發明提供一種集成電路結構。上述集成電路結構包括一阱區，其具有一第一導電類型。一射極，其具有相反于上述第一導電類型的一第二導電類型，上述射極位于上述阱區上方。一集極，其具有上述第二導電類型，上述集極位于上述阱區上方，且大體上環繞上述射極。一基極接觸，其具有上述第一導電類型，上述基極接觸位于上述阱區上方。上述基極接觸將上述射極和上述集極水平隔開。至少一導電條狀物，與上述射極、上述集極和上述基極接觸彼此水平隔開。一介電層，位于至少一上述導電條狀物的正下方，且與至少一上述導電條狀物接觸。本發明具有高射頻頻率和高電流增益，并導致閃爍噪聲的降低，另外可降低工藝成本。
文檔編號H01L27/12GK101930983SQ20101020135
公開日2010年12月29日 申請日期2010年6月9日 優先權日2009年6月17日
發明者劉莎莉, 郭晉瑋, 陳家忠, 陳碩懋 申請人:臺灣積體電路制造股份有限公司