專利名稱：集成電路元件的制作方法
技術領域：
本發明涉及一種集成電路，特別涉及一種高電壓集成電路，以及還特別涉及一 種利用標準高電壓互補式金屬氧化物半導體(CMOS)工藝形成的高電壓雙極結晶體管 (HVBJT)。
背景技術：
高電壓元件一般用于集成電路，也可應用于輸入/輸出(IO)電路、存儲電路及其 類似電路。圖IA說明一傳統高電壓雙極結晶體管(HVBJT)的俯視圖。圖IB說明如圖IA 所示結構沿1B-1B剖面線所得的剖面示意圖。雙極結晶體管(BJT)包括發射極(emitter) Ε、集電極(Collector)C與基區接觸(base contact)B0發射極E與集電極C為η型，而基 區接觸B為ρ型。基區接觸B與下方的ρ阱形成雙極結晶體管(BJT)的基區(base)。每 一基區接觸B與集電極C形成一環，包圍發射極E。淺溝槽隔離(STI)區側向分隔集電極C 與基區接觸B，以及分隔發射極E與基區接觸B，因此，可于集電極C與發射極E之間實施一 高電壓。請參閱圖1B，集電極C包括一重摻雜η型區N+與一高電壓η阱HVNW，每一重摻 雜η型區與高電壓η阱形成一環。一 η型埋層(NBL)位于高電壓η阱HVNW下方并與其連 接。在操作雙極結晶體管(BJT)的過程中，電子可自發射極E經由箭頭110與112所示路 徑注入集電極C。箭頭110為側向電子注入路徑，而箭頭112為垂直電子注入路徑。發射 極E通過兩個淺溝槽隔離(STI)區與基區接觸B與高電壓η阱HVNW側向分隔，因此，側向 電子注入路徑很長，使得側向電子注入效果降低。如此一來，雙極結晶體管(BJT)的電流獲 得(current gain)，僅以垂直電子注入路徑(箭頭112)為其主要貢獻。由于缺乏側向電流注入效果，致降低了如圖IA與圖IB所示雙極結晶體管(BJT) 的電流獲得。此外，雙極結晶體管(BJT)在芯片面積的使用上也無效率。雙極結晶體管 (BJT)會占據一 10微米XlO微米的芯片面積，因此，開發一種可克服上述公知缺點的結構是 必要的。
發明內容
本發明的目的在于克服現有技術中的上述缺點。根據本發明的一觀點，一種集成電路元件，包括一半導體基板，具有一上表面； 至少一絕緣區，自該上表面延伸進入該半導體基板；多個基區接觸，具有一第一導電型，彼 此電性連接；多個發射極，具有一第二導電型，與該第一導電型相反，其中所述多個發射極 彼此電性連接；以及多個集電極，具有該第二導電型，彼此電性連接。每一所述發射極、所述 集電極與所述基區接觸通過所述至少一絕緣區彼此側向分隔。該集成電路元件還包括一埋 層，具有該第二導電型，于該半導體基板中，其中該埋層具有一上表面，鄰近所述多個集電 極的下表面。根據本發明的另一觀點，一種集成電路元件，包括
一半導體基板；以及一高電壓雙極結晶體管，包括多個基區單位晶胞，每一所述基區單位晶胞包括一第一重摻雜區，具有一第一導電型；以及一第一絕緣區，于該半導體基板中，包圍該第一重摻雜區；多個發射極單位晶胞，每一所述發射極單位晶胞包括一第二重摻雜區，具有一第二導電型，與該第一導電型相反；以及一第二絕緣區，于該半導體基板中，包圍該第二重摻雜區；多個集電極單位晶胞，每一所述集電極單位晶胞包括一第三重摻雜區，具有該第二導電型；以及一高電壓阱區，具有該第二導電型，位于該第三重摻雜區下方并與其接觸，其中所 述多個基區單位晶胞、所述多個發射極單位晶胞與所述多個集電極單位晶胞排列成一具有 行與列的陣列；一埋層，具有該第二導電型，于該半導體基板中，且具有一上表面，與該高電壓阱 區的一下表面接觸；以及阱區，具有該第一導電型，鄰近該第一重摻雜區與該第二重摻雜區，且位于該第一 重摻雜區與該埋層之間以及該第二重摻雜區與該埋層之間。根據本發明的又一觀點，一種集成電路元件，包括一半導體基板；以及一高電壓雙極結晶體管，包括一絕緣區，包括多個水平帶與多個與所述多個水平帶交叉的垂直帶，其中所述多 個水平帶與所述多個垂直帶以一周期性圖案排列；多個基區接觸，具有一第一導電型，每一所述基區接觸位于所述多個水平帶其中 之一與所述多個垂直帶其中之一的一截面，其中每一所述基區接觸為該絕緣區所包圍；多個集電極，每一所述集電極包括—第一重摻雜區，具有一第二導電型，與該第一導電型相反；以及一高電壓阱區，具有該第二導電型，位于該第一重摻雜區下方并與其接觸；多個發射極，每一所述發射極包括一第二重摻雜區，具有該第二導電型，其中每一所述發射極與每一所述集電極通 過該絕緣區彼此側向分隔；以及一埋層，具有該第二導電型，于該半導體基板中，且具有一上表面，與該高電壓阱 區的一下表面接觸。其他實施例也有公開。本發明優點特征包括高電流獲得、低芯片使用面積以及低基區電阻。為讓本發明的上述目的、特征及優點能更明顯易懂，下文特舉一優選實施例，并配 合附圖，進行詳細說明。
圖IA為一傳統高電壓雙極結晶體管(HVBJT)的俯視圖。
圖IB為一傳統高電壓雙極結晶體管(HVBJT)的剖面示意圖。圖2A是根據本發明一實施例，一具有網狀結構的高電壓雙極結晶體管(HVBJT)俯 視圖。圖2B 圖2C是根據本發明一實施例，一具有網狀結構的高電壓雙極結晶體管 (HVBJT)剖面示意圖。圖3A是根據本發明一實施例，一交叉型高電壓雙極結晶體管(HVBJT)的俯視圖。圖3B 圖3C是根據本發明一實施例，一交叉型高電壓雙極結晶體管(HVBJT)的 剖面示意圖。其中，附圖標記說明如下公知圖IA 圖IB110 側向電子注入路徑；112 垂直電子注入路徑；B 基區接觸；C 集電極；E 發射極；HVNW 高電壓η阱；N+ 重摻雜η型區；P+ 重摻雜ρ型區；STI 淺溝槽隔離區。本發明圖2Α 圖3C10、30 高電壓雙極結晶體管(HVBJT)；12 高電壓η阱(HVNW)區；14 重摻雜η型(N+)區；16 η 型(N+)帶；20 側向電子注入路徑；22 垂直電子注入路徑；32 絕緣區；32! 水平絕緣區(帶)；322 垂直絕緣區(帶)；B 基區接觸；C 集電極；E 發射極；HVNW 高電壓η阱區；NBL (η 型)埋層；N+ 重摻雜η型區；P+ 重摻雜ρ型區；STI 淺溝槽隔離區；SUB 基板；Wl 絕緣區寬度；
W2 發射極或集電極寬度；W3 基區接觸寬度。
具體實施例方式本發明提供一種新穎的高電壓雙極結晶體管(high-voltage bipolar junction transistor, HVBJT)。以下即討論實施例的差異及操作。于本發明不同觀點與說明實施例 中，類似的數字符號用來標明類似元件。于說明書中，以NPN高電壓雙極結晶體管(HVBJT) 為實施例作討論，然而，本發明也可應用于P型與η型區互換的PNP高電壓雙極結晶體管 (HVBJT)。圖2Α、圖2Β與圖2C說明具有一矩形網狀結構的高電壓雙極結晶體管(HVBJT) 10， 其包括多個矩形。圖2Α為一高電壓雙極結晶體管(HVBJT) 10的俯視圖。圖2Β為一如圖2Α 所示結構沿一 2Β-2Β剖面線所得的剖面圖。圖2C為另一如圖2Α所示結構沿一 2C-2C剖面 線所得的剖面圖。請參閱圖2Α，在一實施例中，也可為正方形的矩形可形成如一陣列。于說明書中， 每一矩形可視為一單位晶胞。包括一集電極(collector)于其中的矩形可視為一集電極單 位晶胞。包括一發射極(emitter)于其中的矩形可視為一發射極單位晶胞。包括一基區接 觸(base contact)于其中的矩形可視為一基極單位晶胞(也請參閱圖2B與圖2C)。高電 壓雙極結晶體管(HVBJT) 10包括多個發射極E、集電極C與基區接觸B，每一發射極E、集電 極C與基區接觸B形成其中的一單位晶胞。在一實施例中，每一基極單位晶胞包括基區接 觸B與一可為一淺溝槽隔離(STI)區的絕緣區，包圍基區接觸B。每一發射極單位晶胞包括 發射極E與一包圍發射極E的絕緣區。然而，在每一集電極單位晶胞中，未形成絕緣區，而 是以一重摻雜η型(N+)區占據整個集電極單位晶胞(于一俯視圖中)。然而，在一實施例 中，集電極單位晶胞也可類似發射極單位晶胞與基極單位晶胞，選擇性地包括絕緣區。在高電壓雙極結晶體管(HVBJT) 10陣列中，集電極單位晶胞可分配于陣列的每一 行與每一列中間隔的圖案，亦即，每兩個相鄰的單位晶胞中包括一個，僅有一個集電極單位 晶胞，而陣列中剩余的單位晶胞則由發射極單位晶胞與基極單位晶胞所分配。在一實施例 中，于第一行中，基極單位晶胞與集電極單位晶胞分配于一間隔圖案，而于相鄰第一行的第 二行中，發射極單位晶胞與集電極單位晶胞分配于一間隔圖案。第一行與第二行的圖案可 重復于網狀結構中。高電壓雙極結晶體管(HVBJT) 10可包括高電壓η阱(high-voltage n_well，HVNW) 區12，大體包圍單位晶胞的網狀結構，其中高電壓η阱(HVNW)區12可為一輕摻雜η型區。 此外，也可形成重摻雜η型(N+)區14以包圍網狀結構。此處的“輕摻雜”與“重摻雜”為 公知用語，然也可根據技術衍進而作不同定義。重摻雜η型(N+)區14可通過高電壓η阱 (HVNW)區12與陣列中的單位晶胞側向分隔。在高電壓雙極結晶體管(HVBJT) 10中，所有的 基區接觸B例如通過金屬導線(未圖示)彼此電性連接。所有的發射極E彼此電性連接。 所有的集電極C通過埋層NBL彼此電性連接，如圖2Β與圖2C所示，集電極C也可通過額外 的金屬導線彼此電性連接。圖2Α也顯示陣列中位于周邊的部分集電極C通過η型(N+)帶 16與重摻雜η型(N+)區14連接。請參閱圖2Β，每一基區接觸B為一重摻雜ρ型(P+)區，形成于一 ρ阱區上并與其接觸。因此，高電壓雙極結晶體管(HVBJT) 10的基區包括重摻雜ρ型(P+)區與ρ阱區。ρ 阱區可大體為屬于集電極C的高電壓η阱(HVNW)區所包圍。每一集電極C包括一重摻雜η 型(N+)區與一位于重摻雜η型(N+)區下方并與其接觸的高電壓η阱(HVNW)區。一 η型埋 層NBL形成于高電壓η阱(HVNW)區下方并與其接觸，因此，埋層NBL電性連接至所有集電 極C。集電極C通過埋層NBL彼此連接成一集積單元，其中高電壓雙極結晶體管(HVBJT)IO 的集電極C包括高電壓η阱(HVNW)區與埋層NBL。基板SUB可為ρ型，其通過埋層NBL與 P阱區分隔。此外，絕緣區(淺溝槽隔離(STI)區)的下表面可低于重摻雜ρ型(P+)區與 重摻雜η型(N+)區的下表面，而高于埋層NBL的上表面。請參閱圖2C，每一發射極E形成于一 ρ阱區上并與其接觸。在操作高電壓雙極結 晶體管(HVBJT) 10的過程中，電子可自發射極E經由箭頭20與22所示路徑注入集電極C。 箭頭20為側向電子注入路徑，而箭頭22為垂直電子注入路徑。發射極E僅通過一相對窄 的淺溝槽隔離(STI)區與一鄰近的高電壓η阱(HVNW)區側向分隔，因此，側向電子注入路 徑20是短的，使得側向電子注入效果很強。另一方面，電子也可自發射極E垂直注入埋層 NBL，如箭頭22所示。因此，高電壓雙極結晶體管(HVBJT)IO電流的獲得包括來自側向電子 注入效果與垂直電子注入效果兩者的貢獻，結果有很高的電流獲得。可利用現有的互補式金屬氧化物半導體(CMOS)高電壓(HV)工藝形成高電壓雙極 結晶體管(HVBJT) 10的元件，其中高電壓η阱(HVNW)區與埋層NBL可與互補式金屬氧化物 半導體(CMOS)高電壓(HV)元件(未圖示)各自形成的高電壓η阱(HVNW)區與埋層NBL 同時形成。另一方面，P阱區、淺溝槽隔離(STI)區、重摻雜η型(N+)區與重摻雜ρ型(P+) 區可與互補式金屬氧化物半導體(CMOS)高電壓(HV)元件與邏輯電路中的類似元件同時形 成。然而，雖可形成柵多晶硅或電阻保護氧化層(resistance protection oxide，RP0)(以 側向分隔摻雜區)，但此處并不需要。圖3A 圖3C說明具有一交叉點結構的高電壓雙極結晶體管(HVBJT) 30。圖3A為 一高電壓雙極結晶體管(HVBJT) 30的俯視圖。圖3B為一如圖3A所示結構沿一 3B-3B剖面線 所得的剖面圖。圖3C為另一如圖3A所示結構沿一 3C-3C剖面線所得的剖面圖。請參閱圖 3A，絕緣區32，例如淺溝槽隔離(STI)區，包括水平絕緣區(帶)32i與垂直絕緣區(帶)322， 將各芯片區劃分為多個矩形(可為正方形)。水平絕緣區(帶)32i與垂直絕緣區(帶)322 形成一集合絕緣區，因此，上述絕緣區(帶)可視為絕緣區32。水平絕緣區(帶)32i可具 有一周期性圖案，例如彼此具有相同間隔。垂直絕緣區(帶)322也可具有一周期性圖案， 例如彼此具有相同間隔。每一矩形包括一發射極E或一集電極C其中之一。矩形可以行與 列排列，發射極E與集電極C分配于每一行與每一列中間隔的圖案。由于絕緣區32具有隔 離每一發射極E與集電極C的功能，因此，在每一矩形中，雖可形成絕緣區，但此處并不需 要。在一實施例中，絕緣區32的寬度Wl可小于發射極E及/或集電極C的寬度W2。如圖 3B與圖3C所示，所有標示“E”或“C”的矩形可為η型(N+)區。接觸插栓(每一集電極C 與發射極E中的小矩形)可用來電性連接集電極C與發射極Ε。在整體高電壓雙極結晶體 管(HVBJT)30中，所有的集電極C彼此電性連接，所有的發射極E彼此電性連接，以及所有 的基區接觸B彼此電性連接。在一水平絕緣區(帶)321與一垂直絕緣區(帶)322的剖面圖中，存在一為絕緣區 32所包圍的基區接觸B。因此，每一基區接觸B形成于兩個發射極E與兩個集電極C的交叉點。在一實施例中，由于絕緣區32的寬度Wl小于發射極E與集電極C的寬度W2，因此，基 區接觸B的寬度W3(也為一縱軸的長度)也可遠小于發射極E與集電極C的寬度W2。由圖 示可看出，當絕緣區32的寬度Wl小，則發射極E與相鄰集電極C之間的側向距離短。短的 側向距離也可能使基區接觸B不直接位于發射極E與集電極C之間，而使基區接觸B形成于 相鄰發射極E與集電極C (也可視為發射極E-集電極C對)之間的空間之外，但非常靠近。 換句話說，即將基區接觸B限制于水平絕緣區(帶)32i重疊于垂直絕緣區(帶)322的重疊 區域中，如此，可降低基區電阻。在一實施例中，未有基區接觸B位于任何發射極-集電極 對之間的任意中間區域(雖基區接觸B的一小部分尖端可延伸進入中間區域)。為達到一 小的絕緣區32寬度W1，基區接觸B可具有鉆石形狀，即縱軸平行于絕緣區32的縱長方向。 因此，鉆石狀基區接觸的縱軸具有一不大于水平絕緣區(帶)32i或垂直絕緣區(帶)322寬 度Wl的長度/寬度。圖3B說明一發射極E與基區接觸B的剖面圖。一 ρ阱區延伸于多個發射極E與 基區接觸B之下。同樣地，一 η型埋層NBL形成于ρ阱區下方。請參閱圖3C，每一發射極E形成于一 ρ阱區上并與其接觸。每一發射極E可靠近 四個集電極C(參閱圖3Α)，雖然圖3C僅顯示發射極E靠近四個集電極C中的兩個。在操 作高電壓雙極結晶體管(HVBJT)30的過程中，類似網型高電壓雙極結晶體管(HVBJT)，電子 可自發射極E經由箭頭20與22所示路徑注入集電極C。箭頭20為側向電子注入路徑，而 箭頭22為垂直電子注入路徑。發射極E僅通過一相對窄的淺溝槽隔離(STI)區與一鄰近 的高電壓η阱(HVNW)區側向分隔，因此，側向電子注入效果很強。因此，高電壓雙極結晶體 管(HVBJT)30電流的獲得包括來自垂直電子注入效果與側向電子注入效果兩者的貢獻，結 果有很高的電流獲得。本發明實施例具有許多優點特征。發射極(emitters)與集電極(collectors)之 間的側向距離縮短，使得側向電子注入效果增加，而提高高電壓雙極結晶體管(HVBJT)的 電流獲得。另一方面，由于電子注入效率提升，也降低芯片的使用面積。雖然本發明已以優選實施例公開如上，然其并非用以限定本發明，任何本領域普 通技術人員，在不脫離本發明的精神和范圍內，當可作更動與潤飾，因此本發明的保護范圍 當視隨附的權利要求所界定的保護范圍為準。
權利要求
一種集成電路元件，包括一半導體基板，具有一上表面；至少一絕緣區，自該上表面延伸進入該半導體基板；多個基區接觸，具有一第一導電型，彼此電性連接；多個發射極，具有一第二導電型，與該第一導電型相反，其中所述多個發射極彼此電性連接；多個集電極，具有該第二導電型，彼此電性連接，其中每一所述發射極、所述集電極與所述基區接觸通過所述至少一絕緣區彼此側向分隔；以及一埋層，于該半導體基板中，具有該第二導電型，其中該埋層具有一上表面，鄰近所述多個集電極的下表面。
2.如權利要求1所述的集成電路元件，其中所述多個發射極位于一包括行單位晶胞與 列單位晶胞的陣列中，其中所述多個發射極位于每一行與每一列中間隔的單位晶胞。
3.如權利要求1所述的集成電路元件，其中所述多個基區接觸與包圍所述多個基區接 觸的所述絕緣區形成多個矩形基區單位晶胞，所述多個發射極與包圍所述多個發射極的所 述絕緣區形成多個矩形發射極單位晶胞，以及所述多個集電極形成多個矩形集電極單位晶 胞，其中所述多個矩形基區單位晶胞、所述多個矩形發射極單位晶胞與所述多個矩形集電 極單位晶胞形成一網狀結構。
4.如權利要求1所述的集成電路元件，其中所述至少一絕緣區包括彼此連接的多個水 平平行絕緣帶與多個垂直平行絕緣帶，以劃分該半導體基板為多個矩形，其中所述多個集 電極其中之一與所述多個發射極其中之一位于所述多個矩形其中之一。
5.如權利要求4所述的集成電路元件，其中每一所述多個基區接觸位于所述多個水平 平行絕緣帶其中之一與所述多個垂直平行絕緣帶其中之一的一交叉點，其中每一所述基區 接觸與所述至少一絕緣區相鄰且為所述至少一絕緣區所包圍。
6.一種集成電路元件，包括 一半導體基板；以及一高電壓雙極結晶體管，包括多個基區單位晶胞，每一所述基區單位晶胞包括一第一重摻雜區，具有一第一導電型；以及一第一絕緣區，于該半導體基板中，包圍該第一重摻雜區；多個發射極單位晶胞，每一所述發射極單位晶胞包括一第二重摻雜區，具有一第二導電型，與該第一導電型相反；以及一第二絕緣區，于該半導體基板中，包圍該第二重摻雜區；多個集電極單位晶胞，每一所述集電極單位晶胞包括一第三重摻雜區，具有該第二導電型；以及一高電壓阱區，具有該第二導電型，位于該第三重摻雜區下方并與其接觸，其中所述多 個基區單位晶胞、所述多個發射極單位晶胞與所述多個集電極單位晶胞排列成一具有行與 列的陣列；一埋層，具有該第二導電型，于該半導體基板中，且具有一上表面，與該高電壓阱區的 一下表面接觸；以及阱區，具有該第一導電型，鄰近該第一重摻雜區與該第二重摻雜區，且位于該第一重摻 雜區與該埋層之間以及該第二重摻雜區與該埋層之間。
7.如權利要求6所述的集成電路元件，其中所述多個集電極單位晶胞位于該陣列的每 一行與每一列中間隔的位置。
8.一種集成電路元件，包括一半導體基板；以及一高電壓雙極結晶體管，包括一絕緣區，包括多個水平帶與多個與所述多個水平帶交叉的垂直帶，其中所述多個水 平帶與所述多個垂直帶以一周期性圖案排列；多個基區接觸，具有一第一導電型，每一所述基區接觸位于所述多個水平帶其中之一 與所述多個垂直帶其中之一的一截面，其中每一所述基區接觸為該絕緣區所包圍；多個集電極，每一所述集電極包括一第一重摻雜區，具有一第二導電型，與該第一導電型相反；以及一高電壓阱區，具有該第二導電型，位于該第一重摻雜區下方并與其接觸；多個發射極，每一所述發射極包括一第二重摻雜區，具有該第二導電型，其中每一所述發射極與每一所述集電極通過該 絕緣區彼此側向分隔；以及一埋層，具有該第二導電型，于該半導體基板中，且具有一上表面，與該高電壓阱區的 一下表面接觸。
9.如權利要求8所述的集成電路元件，其中所述多個發射極與所述多個集電極排列成 一包括行與列的陣列，并分配于每一所述行與每一所述列中的一間隔圖案。
10.如權利要求8所述的集成電路元件，其中所述多個基區接觸其中之一位于兩個所 述集電極與兩個所述發射極的一交叉點。
全文摘要
本發明提供一種集成電路元件，包括一半導體基板，具有一上表面；至少一絕緣區，自該上表面延伸進入該半導體基板；多個基區接觸，具有一第一導電型，彼此電性連接；以及多個發射極與多個集電極，具有一第二導電型，與該第一導電型相反。每一所述發射極、所述集電極與所述基區接觸通過所述至少一絕緣區彼此側向分隔。該集成電路元件還包括一埋層，具有該第二導電型，于該半導體基板中，其中該埋層具有一上表面，鄰近所述多個集電極的下表面。本發明優點特征包括高電流獲得、低芯片使用面積以及低基區電阻。
文檔編號H01L29/73GK101908540SQ20101019690
公開日2010年12月8日 申請日期2010年6月2日 優先權日2009年6月2日
發明者莊建祥, 林威仰, 柯博堯, 鐘道文 申請人:臺灣積體電路制造股份有限公司