包括具有互相耦合的晶體管的集成電路的電子器件的制作方法

專利名稱：包括具有互相耦合的晶體管的集成電路的電子器件的制作方法
技術領域：
本公開涉及電子器件和形成電子器件的工藝，以及更特別地，涉及包括具有互相 耦合的晶體管的集成電路的電子器件以及形成電子器件的工藝。
背景技術：
金屬氧化物半導體場效應晶體管(MOSFET)是一般類型的功率開關器件。MOSFET 包括源極區、漏極區、在源極區和漏極區之間延伸的溝道區、以及被設置成鄰近溝道區的柵 極結構。柵極結構包括被布置成鄰近溝道區并通過薄介質層與溝道區分離的柵電極層。當MOSFET處于導通狀態時，電壓被施加到柵極結構以在源極區和漏極區之間形 成傳導溝道區，這允許電流流經該器件。在截止狀態中時，任何施加到柵極結構的電壓都足 夠低，使得傳導溝道不能夠形成，以及因而不出現電流流動。在截止狀態期間，器件必須支 持源極區和漏極區之間的高電壓。在特定的應用中，一對功率晶體管可用來允許輸出在兩種不同的電壓之間轉換。 輸出可被連接到高側功率晶體管的源極以及連接到低側功率晶體管的漏極。當高側功率晶 體管被啟動時，輸出將處于對應于高側功率晶體管的漏極上的電壓的電壓，以及當低側功 率晶體管被啟動時，輸出將處于對應于低側功率晶體管的源極的電壓。在特定的物理實施 方式中，高側功率晶體管和低側功率晶體管一般為通過焊線或其它類似的互連而彼此互連 的單獨晶粒上的分立晶體管。互連增加了電子器件、包括高側和低側功率晶體管的寄生特 性，這是不希望有的。


實施方式作為例子示出且并不限于附圖。圖1包括工件的一部分的剖視圖的圖示，該工件包括隱埋傳導區。圖2包括在為高側功率晶體管形成隱埋摻雜區之后，圖1的工件的剖視圖的圖示。圖3包括在形成半導體層、襯墊層以及終止層之后，圖2的工件的剖視圖的圖示。圖4包括在圖案化襯墊層和終止層的部分并形成垂直隔離區之后，圖3的工件的 剖視圖的圖示。圖5包括在圖案化襯墊層和終止層的其它部分并形成側壁隔板之后，圖4的工件 的剖視圖的圖示。圖6包括在形成通過半導體層向隱埋傳導區延伸的溝槽之后，圖5的工件的剖視 圖的圖示。圖7包括在溝槽內形成絕緣隔板之后，圖6的工件的剖視圖的圖示。圖8包括在溝槽內形成凹進的傳導結構之后，圖7的工件的剖視圖的圖示。圖9包括在移除鄰近于襯墊層和終止層的側壁隔板之后并在移除絕緣隔板的位 于傳導結構之上的升高部分上的部分之后，圖8的工件的剖視圖的圖示。圖10包括在形成傳導插塞并移除襯墊層和終止層的剩余部分之后，圖9的工件的剖視圖的圖示。圖11包括在形成注入屏蔽層和漏極區之后，圖10的工件的剖視圖的圖示。圖12包括在形成絕緣層之后，圖11的工件的剖視圖的圖示。圖13包括在形成圖案化的傳導層之后，圖12的工件的剖視圖的圖示。圖14包括在圖案化的傳導層上形成絕緣層之后，圖13的工件的剖視圖的圖示。圖15包括在圖案化絕緣層和圖案化的傳導層的部分并形成側壁隔板之后，圖14 的工件的剖視圖的圖示。圖16包括在形成另一傳導層和阱區之后，圖15的工件的剖視圖的圖示。圖17包括在形成傳導層的剩余部分，蝕刻因而產生的傳導層以形成柵電極，以及 形成源極區之后，圖16的工件的剖視圖的圖示。圖18包括在形成側壁隔板，蝕刻源極區的部分，并形成阱接觸區之后，圖17的工 件的剖視圖的圖示。圖19包括在形成到源極區、阱接觸區和傳導插塞的傳導帶之后，圖18的工件的剖 視圖的圖示。圖20包括在根據本發明的實施方式形成實質上完整的電子器件之后，圖19的工 件的剖視圖的圖示。圖21至25包括圖3的工件的一部分的剖視圖的圖示，其中溝槽、垂直隔離區和垂 直傳導結構是根據另一實施方式形成的。技術人員認識到，圖中的元件僅為了簡單和清楚而示出，并不一定按比例繪制。例 如，圖中一些元件的尺寸可相對于其它元件被放大，以幫助提高對本發明的實施方式的理解。
具體實施例方式以下結合附圖的描述被提供來幫助理解在此公開的教導。以下討論將集中于教導 的特定實現和實施方式。這個重點被提供來幫助描述教導，而不應當被解釋成對教導的范 圍或適用性的限制。然而，其它教導當然可用在本申請中。如在此用到的，關于區域或結構的術語“水平定向的”和“垂直定向的”指電流流 經這種區域或結構的主要方向。更具體地，電流可在垂直方向、水平方向、或垂直方向和水 平方向的組合方向上流經區域或結構。如果電流在垂直方向上或在垂直分量大于水平分量 的組合方向上流經區域或結構，這種區域或結構將被稱為是垂直定向的。類似地，如果電流 在水平方向上或在水平分量大于垂直分量的組合方向上流經區域或結構，這種區域或結構 將被稱為是水平定向的。術語“正常操作”和“正常操作狀態”指電子組件或器件被設計的操作的條件。這 些條件可從數據表或關于電壓、電流、電容、電阻或其它電氣參數的其它信息中獲得。因此， 正常操作不包括完全在它的設計限制之外操作電子組件或器件。術語“功率晶體管”用來指晶體管被設計成在晶體管的源極和漏極或發射極和集 電極之間維持的至少IOV的差異正常操作。例如，當晶體管處于截止狀態時，可在源極和漏 極之間維持IOV而不會有結擊穿或其它不希望有的狀態出現。術語“comprises(包括)”、“comprising(包括)”、“includes (包括)，，、“including(包括)”、“has (具有)”、“having(具有)”或其任何其它變形用來涵蓋非排它 性的包含。例如，包含一組特征的方法、物品或裝置并不一定僅限于這些特征，而是可包括 沒有明確列出的特征或是這種方法、物品或裝置所固有的其它特征。進一步地，除非明確說 明相反的情況，“或”指包括性的“或”而不是排它性的“或”。例如，以下任何一個都滿足條 件A或B :A為真(或存在)且B為假(或不存在)、A為假(或不存在)且B為真(或存 在)、以及A和B都為真(或存在)。此外，“a”或“an”的使用被用來描述在此描述的元件或組件。這僅僅是為了方便 而進行并給出本發明范圍的一般意義。這種描述應當被理解為包括一個或至少一個，且單 數也包括復數，或者反之亦然，除非很明顯它指其它方面。例如，當在此描述單個項目時，多 于一個的項目可用來代替單個項目。類似地，在此描述多于一個項目的場合，單個項目可替 代那個多于一個的項目。對應于元素周期表中列的族成員使用如在CRC Handbook of Chemistry and Physics, 81st Edition (2000-2001)中看到的“新符號”約定。除非以其它方式定義，在此使用的所有技術和科學術語具有如本發明所屬領域的 普通技術人員所共同理解的相同的意義。材料、方法、以及實施例僅是例證性的，而并沒有 被規定為限制性的。在沒有在此描述的程度上，許多關于特定材料和處理行動的細節是常 規的，并可在教科書以及在半導體和電子領域的其他源中找到。在以下的附圖中，示出了工件的兩個不同部分，以提高對在形成同一工件上不同 類型的晶體管時處理操作的效應的理解。這些晶體管將是同一集成電路上的部分。較靠近 附圖的頂部的圖示對應于高側功率晶體管，而較靠近同一附圖的底部的圖示對應于低側功
率晶體管。圖1包括工件100的一部分的剖視圖的圖示，該工件100包括隱埋傳導區102。隱 埋傳導區102可包括族14元素(S卩，碳、硅、鍺或其任意組合)并可為η-型或ρ-型重摻雜 的。為了本說明書的目的，重摻雜用來指至少1019atomS/Cm3的峰值摻雜濃度，而輕摻雜用來 指小于1019atOmS/Cm3的峰值摻雜濃度。隱埋傳導區102可以是重摻雜基底的一部分(即， η-型重摻雜的晶片)或者可以是隱埋摻雜區，該隱埋摻雜區覆蓋在相反傳導類型的基底之 上或覆蓋在隱埋絕緣層(未示出)之上，該隱埋絕緣層位于基底和隱埋傳導區102之間。在 一個實施方式中，使用η-型摻雜物如磷、砷、銻、或其任意組合對隱埋傳導區102進行重摻 雜。在特定的實施方式中，如果要保持隱埋傳導區102的低擴散，隱埋傳導區102包括砷或 銻，以及在特定的實施方式中，隱埋傳導區102包括銻以在形成隨后形成的半導體層的過 程中降低自動摻雜的水平(與砷比較)。隱埋傳導區102將被用來將高側功率晶體管的源 極和低側功率晶體管的漏極電連接到一起，并成為電子器件的輸出節點的部分。參照圖2，半導體層204在隱埋傳導區102之上形成。半導體層204可包括族14 元素(即，碳、硅、鍺或其任意組合)和如關于隱埋傳導區102所描述的任何摻雜物或相反 傳導類型的摻雜物。在一個實施方式中，半導體層204為η-型或ρ-型輕摻雜外延硅層，其 具有大約0. 2微米至大約2. 0微米范圍內的厚度和不大于大約1017atOmS/Cm3的摻雜濃度， 以及在另一個實施方式中，具有至少大約1014atOmS/Cm3的摻雜濃度。半導體層204在所有 的工件100之上形成。高側功率晶體管中半導體層204的一部分重摻雜有與隱埋傳導區102相比相反傳導類型的摻雜物，以形成隱埋摻雜區206。隱埋摻雜區206可有助于在高側功率晶體管內的 絕緣并降低高側功率晶體管的寄生特性。在特定的實施方式中，隱埋摻雜區206具有至少 大約1018atomS/Cm3的ρ-型摻雜物的峰值摻雜濃度。參照圖3，半導體層304在半導體層204 (在圖3中未標出)和隱埋摻雜區206之 上形成。在特定的實施方式中，半導體層204和304具有相同的傳導類型且都是輕摻雜的。 因此，在圖3中低側功率晶體管的圖示中的虛線示出了半導體層204結束和半導體層304 開始的大致位置。半導體層304具有主表面305。半導體層304可包括族14元素(S卩，碳、 硅、鍺或其任意組合)和如關于隱埋傳導區102所描述的任何摻雜物或相反傳導類型的摻 雜物。在一個實施方式中，半導體層304為η-型或ρ-型輕摻雜外延硅層，其具有大約0. 5 微米至大約5. 0微米范圍內的厚度和不大于大約1017atOmS/Cm3的摻雜濃度，以及在另一個 實施方式中，具有至少大約1014atOmS/Cm3的摻雜濃度。所形成的或在對半導體層304中的 區進行選擇性地摻雜之前的半導體層304中的摻雜濃度將被稱為背景摻雜濃度。在隨后的 低側功率晶體管的圖示中，半導體層204和304的組合將被稱為半導體層304并將不包括 虛線。襯墊層306和終止層308 (例如，拋光終止層或蝕刻終止層)在半導體層304上使 用熱生長技術、沉積技術或其組合順序地形成。襯墊層306和終止層308中的每一個可包 括氧化物、氮化物、氮氧化物或其任意組合。在一個實施方式中，襯墊層306與終止層308 相比具有不同的成分。在特定的實施方式中，襯墊層306包括氧化物，而終止層308包括氮 化物。參照圖4，圖案化的掩蔽層402在終止層308之上形成。圖案化的掩蔽層402中 的開口在將要形成垂直隔離區的地方形成。垂直隔離區在正在形成高側功率晶體管的地方 形成。因此，圖案化的掩蔽層402覆蓋正在形成低側功率晶體管的實質上終止層308的全 部。在特定的實施方式中，襯墊層306和終止層308的被暴露部分被移除以暴露半導體層 304的部分。在另一個實施方式中(未示出)，襯墊層306或襯墊層306和終止層308的被 暴露部分未被蝕刻。襯墊層306或襯墊層306和終止層308的存在可幫助降低在隨后 注 入過程中的注入溝道效應。半導體層304的位于圖案化的掩蔽層402中的開口下面的部分被注入(如箭頭 422所示出的)以形成垂直隔離區424。注入可作為單次注入或作為多次注入來執行。當執 行多注入時，不同的能量、不同的物質、或不同的能量和物質可用來形成垂直隔離區424。垂 直隔離區424的傳導類型可與隱埋摻雜區206相同并與隱埋傳導區102的傳導類型相反。 在特定的實施方式中，垂直隔離區424為ρ-型并具有至少大約1018atOmS/Cm3的摻雜濃度。 垂直隔離區424和隱埋摻雜區206的組合幫助隔離半導體層304在高側功率晶體管中的部 分。在注入之后，圖案化的掩蔽層402被移除。在這個說明書中后來描述的另一個實施方 式中，垂直隔離區可使用其它技術來形成。另一個圖案化的掩蔽層(未示出)在襯墊層306和終止層308被移除且溝槽隨后 被形成的位置上形成。在該工藝中在此時，襯墊層306和終止層308在低側功率晶體管內被 圖案化。如果襯墊層306或襯墊層306和終止層308未在高側功率晶體管內被圖案化，高 側功率晶體管中的襯墊層306或襯墊層和終止層308可與低側功率晶體管中的對應部分一 起被圖案化。在襯墊層306和終止層308在低側功率晶體管(且可能是高側功率晶體管)中被圖案化之后，其它圖案化的掩蔽層被移除。側壁隔板524如在圖5中顯示的那樣被形成。側壁隔板524可被用來確定隨后形 成的溝槽的寬度和沿著隨后形成的溝槽的側壁的垂直隔離區424的剩余部分的寬度。側壁 隔板524可通過沉積犧牲層并各向異性地蝕刻該層來形成。在特定的實施方式中，犧牲層 可包括氧化物、氮化物、氮氧化物或其任意組合。在更特定的實施方式中，犧牲層和終止層 308具有不同的成分。犧牲層的厚度可不大于大約900nm或大約700nm，或可以為至少大約 50nm 或大約 lOOnm。半導體層304的被暴露部分以及在高側功率晶體管內垂直隔離區424和隱埋摻雜 區206的部分被蝕刻，以形成從主表面305向著隱埋傳導區102延伸的溝槽624，如圖6所 示。溝槽624可部分或完全延伸通過半導體層304或隱埋摻雜區206。溝槽624的寬度并 未寬到使隨后形成的傳導層不能填充溝槽624。在特定的實施方式中，每個溝槽624的寬度 為至少大約0. 3微米或大約0. 5微米，以及在另一個特定的實施方式中，每個溝槽624的寬 度不大于大約4微米或大約2微米。在閱讀完該說明書之后，技術人員將認識到，可以使用 所描述的特定尺寸之外的更窄或更寬的寬度。溝槽624可延伸至隱埋傳導區102 ；然而，如 果有需要或期望，溝槽624可以更淺。溝槽624使用各向異性蝕刻來形成。在一個實施方 式中，可以執行定時蝕刻，以及在另一個實施方式中，可使用端點檢測(例如，檢測來自隱 埋傳導區102的摻雜物種類，如砷或銻)和定時過蝕刻的組合。絕緣側壁隔板724可沿著溝槽624的被暴露的側壁形成，如圖7所示。絕緣側壁 隔板724可包括氧化物、氮化物、氮氧化物或其任意組合。絕緣側壁隔板724形成的層可以 是熱生長或沉積的，且該層可以被各向異性地蝕刻以從溝槽624的底部移除該層。如果有 需要或期望，可執行蝕刻來延伸溝槽624而更接近于或進一步進入隱埋傳導區102。在另一 個實施方式中，絕緣側壁隔板724不需要或不在高側或低側功率晶體管中的所有溝槽內形 成。在特定的實施方式中，絕緣側壁隔板724可僅用在低側功率晶體管的溝槽624中，而不 用在高側功率晶體管的溝槽624中。在另一個特定的實施方式中，絕緣側壁隔板724可僅 用在高側功率晶體管的溝槽624中，而不用在低側功率晶體管的溝槽624中。傳導層在終止層308之上及溝槽624內形成，以及在特定的實施方式中，傳導層實 質上填充溝槽624。傳導層可以是多晶的并包括含有金屬或含有半導體的材料。在一個實 施方式中，傳導層可包括重摻雜半導體材料，如非結晶硅或多晶硅。在另一個實施方式中， 傳導層包括多個膜，如粘合膜、阻擋膜和傳導填充材料。在特定的實施方式中，粘合膜可包 括耐熔金屬，如鈦、鉭、鎢或相似物；阻擋膜可包括耐熔金屬氮化物，如氮化鈦、氮化鉭、氮化 鎢或相似物，或耐熔金屬半導體氮化物，如TaSiN ；以及傳導填充材料可包括鎢或硅化鎢。 在更特定的實施方式中，傳導材料可包括Ti/TiN/WSi。膜的數量和這些膜的成分的選擇依 賴于電子性能、隨后的熱循環溫度、另一標準或其任意組合。耐熔金屬和耐熔的含有金屬的 化合物可耐高溫(例如，這種材料的熔點可至少為1400攝氏度)，可被保形地沉積，并具有 比η-型重摻雜硅更低的體電阻率。在閱讀本說明書之后，技術人員將能夠確定傳導層的成 分來滿足他們的針對特定應用的需要或要求。覆蓋在終止層308之上的傳導層的一部分被移除以在溝槽624中形成傳導結構 824，如在圖8的實施方式中示出的。可使用化學-機械拋光或包層蝕刻技術來執行移除。 終止層308可被用作拋光終止層或蝕刻終止層。在到達終止層308后，拋光或蝕刻可持續相對短的一段時間，以消除工件上相對于傳導層厚度的非均勻性、拋光或蝕刻操作的非均 勻性或其任意組合。如果有需要或期望，持續的蝕刻或其它移除操作可用來使傳導結構824 進一步凹進溝槽624中，如在圖8中所示出的。凹進的傳導結構824可允許垂直隔離區724 和傳導結構824彼此電連接更容易。傳導結構824形成垂直傳導區。當處于完成的電子器 件的形式中時，傳導結構824和隱埋傳導區102的組合將高側功率晶體管的源極電連接到 低側功率晶體管的漏極。側壁隔板524和溝槽624中絕緣側壁隔板724的被暴露部分被移除，如在圖9中 所顯示的。該移除可使用利用濕或干蝕刻劑的各向同性蝕刻技術來執行。在特定的實施方 式中，側壁隔板524和絕緣側壁隔板724包括氧化物，以及終止層308包括氮化物，因此側 壁隔板524和絕緣側壁隔板724可在不移除終止層308的相當大的部分的情況下被選擇性 地移除。在該工藝中在此時，傳導結構824、垂直隔離區724和半導體層304的部分被暴露。在另一個實施方式中(未示出)，在低側功率晶體管中，半導體層304接近溝槽 624的部分可被摻雜來形成低側功率晶體管的部分漏極區。可在高側功率晶體管上形成掩 模，以降低反向摻雜高側功率晶體管中垂直隔離區424的可能性。在半導體層304的部分 被摻雜之后，掩模被移除。可執行可選的氧化操作來幫助圓滑半導體層304的上角。在圖10中，傳導插塞1002被形成，以將傳導結構824電連接到垂直隔離區724和 半導體層304或半導體層304中的摻雜區。傳導插塞1002可使用針對傳導結構824的任何 材料和形成方法來形成，除了傳導插塞不凹進溝槽624中。傳導插塞1002和傳導結構824 可包括相同或不同的材料，并可使用相同或不同的技術來形成。襯墊層306和終止層308 可在該工藝中在此時被移除。在主表面305之上形成注入屏蔽層1100，如在圖11中所顯示的。注入屏蔽層1100 可包括氧化物、氮化物或氮氧化物并可具有在大約2nm至大約50nm的范圍內的厚度。注入 屏蔽層1100可通過熱生長或沉積技術來形成。漏極區1102和1122分別在高側和低側功率晶體管的半導體層304中形成。漏極 區1102的每一個包括相對較高的摻雜濃度和較深的部分1104以及相對較輕的摻雜濃度和 較淺的部分1106，而漏極區1122的每一個包括相對較高的摻雜濃度和較深的部分1124以 及相對較輕的摻雜濃度和較淺的部分1126。在另一個實施方式中，漏極區1122的較深的部 分1124可從低側功率晶體管中省略。部分1104和1124是高傳導性的并被設計成處于高電壓，部分1106和1126是稍 微更加電阻性的并降低隨后形成的柵極介質層和柵電極附近的電壓。在高電壓被施加到功 率晶體管的漏極的正常操作條件下，區域1106和1126的大部分或全部將耗盡載流子，以及 區域1104和1124的大部分或全部將不耗盡載流子。在特定的非限制性實施方式中，部分 1106和1126為水平定向的摻雜區，其與隱埋傳導區102間隔開。在正常操作狀態下，流經 部分1106和1126的主要載流子(電子)或電流將在水平方向。部分1104和1124可包括與垂直隔離區424的摻雜類型相反的摻雜類型并具有至 少大約1019atomS/Cm3摻雜濃度，而部分1106和1126可包括與垂直隔離區424的摻雜類型 相反的摻雜類型并具有小于大約1019atomS/Cm3且至少大約1016atomS/Cm3的摻雜濃度。部 分1106和1126具有在大約0. 1微米至大約0. 5微米范圍內的深度，并在大約0. 2微米至 大約2.0微米范圍內從部分1104和1124橫向延伸。橫向尺寸(離垂直定向的傳導結構或更重摻雜的部分1104和1124)可依賴于正在形成的功率晶體管的源極和漏極之間的電壓 差。當功率晶體管的源極和漏極之間的電壓差增加時，橫向尺寸也可增加。在一個實施方 式中，電壓差不大于大約30V，以及在另一個實施方式中，電壓差不大于大約20V。部分1106 和1126中的峰值摻雜濃度可在大約2X 1017atoms/cm3至大約2 X 1018atoms/cm3的范圍內， 以及在特定的實施方式中，在大約4X1017atoms/cm3至大約7X 1017atoms/cm3的范圍內。在特定的實施方式中，部分1104和1124使用彼此相比相同的掩蔽層和相同的注 入物質以及其它注入參數，且部分1106和1126使用彼此相比相同的掩蔽層和相同的注入 物質以及其它注入參數；然而，與部分1106和1126比較，掩蔽層和注入物質以及參數對部 分1104和1124是不同的。在隨后的附圖中，漏極區1102和1122在不區分不同部分的情 況下示出。在可選的實施方式中，部分1106和1126可在晶體管的單位單元的長度持續延伸 (即，延伸至溝道和源極區將隨后形成的區域)。對溝道區的摻雜(后面將描述)被相稱地 增加，以對溝道中的漏極區的部分進行反向摻雜。將漏極的輕摻雜部分1106和1126延伸 進溝道區的優點是它降低或消除了漏極掩蔽層的未對準的影響。在進一步的實施方式中， 這個掩蔽層可被去除，允許形成區域1106和1126的注入在整個工件上是連續的。絕緣層1202在傳導插塞1002和注入屏蔽層1100之上形成，如在圖12中所示出 的。絕緣層1202包括具有不同厚度的至少兩種不同類型的區域。實際上，絕緣層1202具 有階梯型配置，其重要性以后在本說明書中被描述。在圖12所示出的實施方式中，絕緣層 1202包括三個區域，每一個區域具有不同的厚度。最薄的區域覆蓋在漏極區1102和1122 的較輕摻雜的部分之上(即，圖11的部分1106和1126)并在半導體層304的接近主表面 305且在漏極區1102和1122之外的部分之上。最厚的區域覆蓋在漏極區1102和1122的 較重摻雜的部分(即部分1104和1124)之上。中間區域可位于較薄和最厚的區域之間并 為可選特征。在一個實施方式中，最薄的區域中的絕緣層1202具有至少大約0. 02微米或至少 大約0. 05微米的厚度，以及在另一個實施方式中，最薄的區域中的絕緣層1202具有不大于 大約0. 2微米或不大于大約0. 1微米的厚度。在一個實施方式中，最厚的區域中的絕緣層 1202具有至少大約0. 15微米或至少大約0. 25微米的厚度，以及在另一個實施方式中，最厚 的區域中的絕緣層1202具有不大于大約0. 8微米或不大于大約0. 5微米的厚度。中間區 域(在較薄和最厚的區域之間)可具有與最薄的區域或最厚的區域實質上一樣的厚度，或 介于較薄和最厚的區域的厚度之間的厚度。在一個實施方式中，中間區域中的絕緣層1202 具有至少大約0. 05微米或至少大約0. 15微米的厚度，以及在另一個實施方式中，中間區域 中的絕緣層1202具有不大于大約0. 5微米或不大于大約0. 25微米的厚度。在特定的實施 方式中，最薄的區域中的絕緣層1202具有在大約0. 03微米至大約0. 08微米范圍內的厚 度，最厚的區域中的絕緣層1202具有在大約0. 3微米至大約0. 5微米范圍內的厚度，而中 間區域中的絕緣層1202具有在大約0. 13微米至大約0. 2微米范圍內的厚度。絕緣層1202可通過不同的技術來形成并實現如從剖視圖中所看到的不同形狀。 絕緣層1202可從沉積在工件之上的單個絕緣膜或多個絕緣膜形成。單個絕緣膜或多個絕 緣膜可包括氧化物、氮化物、氮氧化物或其任意組合。在特定的實施方式中，相比于離注入 屏蔽層1100較遠的對應的點，絕緣層1202的特征對離注入屏蔽層1100較近的點來說是不同的。在一個實施方式中，絕緣層1202的成分可在沉積期間或沉積之間改變。例如，氧化 物膜可離注入屏蔽層1100更近，而氮化物膜可沉積在氧化物膜之上。在另一個實施方式 中，摻雜物，如磷可以以增加的濃度在后期沉積期間被合并。在又一個實施方式中，膜中的 應力可通過改變沉積參數(例如，射頻功率、壓力等)來改變，即使成分在整個絕緣層1202 厚度上實質上相同。在進一步的實施方式中，可使用上述方式的組合。掩模在較厚和中間 區域之上形成，且圖案化技術被用來實現期望的形狀。這些技術包括各向同性地蝕刻絕緣 層1202的一部分、可選地蝕刻絕緣材料和蝕刻覆蓋在掩模之上的側壁蝕刻、蝕刻絕緣材料 和蝕刻覆蓋在掩模之上的側壁、利用不同的成分(摻雜的氧化物蝕刻比未摻雜的氧化物更 快)、在側壁隔板的形成之后的圖案化、另一種適當的技術或其任意組合。在圖13中，傳導層1302在絕緣層1202之上沉積并被圖案化來形成開口 1304，在 開口 1304處漏極接觸結構隨后被制成高側功率晶體管的漏極區1102。傳導層1302包括傳 導材料或可以例如通過摻雜成為傳導性的。更具體地，傳導層1302可包括摻雜的半導體材 料(例如，重摻雜非結晶硅、多晶硅等)、含金屬的材料(耐熔金屬、耐熔金屬氮化物、耐熔金 屬硅化物等)或其任意組合。傳導層1302具有在大約0. 05微米至大約0. 5微米范圍內的 厚度。在特定的實施方式中，傳導層1302將被用來形成傳導電極。絕緣層1402在傳導層1302之上形成，如圖14所示。絕緣層1402可包括單個膜 或多個膜。絕緣層1402中的每個膜可包括氧化物、氮化物、氮氧化物或其任意組合。在另 一個特定的實施方式中，氮化物膜離傳導層1302最近并具有在大約0. 05微米至大約0. 2 微米范圍內的厚度。氧化物膜覆蓋在氮化物膜之上并具有在大約0. 2微米至大約0. 9微米 范圍內的厚度。減反射膜可覆蓋在氧化物膜之上或者可被合并入絕緣層1402的其它地方。 例如，氮化物膜可被選擇成具有適當的厚度以用作蝕刻終止層并作為減反射膜。在另一個 實施方式中，可使用更多或更少的膜，且在此描述的厚度僅是例證性的，并不意味著限制本 發明的范圍。絕緣層1402、傳導層1302以及絕緣層1202被圖案化來形成開口，且絕緣隔板 1502形成，如圖15所示。該開口被形成為使得漏極區1102和1122的部分位于開口下面。 這樣的部分(即，如圖11所示的部分1106和1126)允許漏極區1102和1122的部分位于 隨后形成的柵電極的部分的下面。絕緣隔板1502沿著開口的側面形成。絕緣隔板1502使 傳導層1302與隨后形成的柵電極電絕緣。絕緣隔板1502可包括氧化物、氮化物、氮氧化物 或其任意組合，并在絕緣隔板1502的底部上具有在大約50nm至大約200nm范圍內的寬度。圖16包括在形成柵極介質層1600、傳導層1602、以及阱區1604和1624之后的工 件的圖示。注入屏蔽層1100的部分通過蝕刻被移除，且柵極介質層1600在工件的被暴露 的表面之上形成。在特定的實施方式中，柵極介質層1600包括氧化物、氮化物、氮氧化物或 其任意組合，并具有在大約5nm至大約IOOnm范圍內的厚度。傳導層1602覆蓋在柵極介質 層1600之上并且可以是隨后形成的柵電極的部分。傳導層1602可以在沉積時是傳導性的， 或者可以作為高電阻層(例如，未摻雜的多晶硅)沉積并隨后成為傳導性的。傳導層1602 可包括含有金屬或含有半導體的材料。在一個實施方式中，傳導層1602的厚度被選擇成使 得從頂視圖看，傳導層1602的實質上垂直的邊緣接近漏極區1102和1122的邊緣。在一個 實施方式中，傳導層1602被沉積至大約0. 1微米至大約0. 15微米的厚度。在傳導層1602形成之后，可摻雜半導體層304來形成圖16中的阱區1604。阱區1604和1624的傳導類型與漏極區1102和1122以及隱埋傳導區102的傳導類型相反。 在一個實施方式中，硼摻雜物經過傳導層1602和柵極介質層1600被引入到半導體層304 中以為阱區1604和1624提供ρ-型摻雜物。在一個實施方式中，阱區1604具有大于隨后 形成的源極區的深度的深度，以及在另一個實施方式中，阱區1604和1624具有至少大約 0. 3微米的深度。在進一步的實施方式中，阱區1604和1624具有不大于大約2. 0微米的 深度，以及在又一個實施方式中，具有不大于大約1. 5微米的深度。作為例子，阱區1604 和1624可使用兩次或多次離子注入來形成。在特定的實施例中，每次離子注入使用大約 1.0X1013atoms/cm2的劑量被執行，且兩次注入具有大約25KeV和大約50KeV的能量。在另 一個實施方式中，更多或更少的離子注入可在形成阱區時執行。不同的劑量可按不同的能 量使用，較高或較輕的劑量、較高或較低的能量或其任意組合可用來滿足針對特定應用的 需要或需求。在可選的實施方式(未示出)中，當輕摻雜區1106和1126的部分在晶體管的單 位單元上延伸時，形成阱區1604和1624的離子注入的劑量被增加來補償漏極區1102和 1122。在又一個實施方式中，傳導層1602未沉積，形成阱區1604和1624的注入使用側壁 隔板1502來替代地作為硬掩模邊緣。在進一步特定的實施方式中，這兩個實施方式可以被組合。附加的傳導材料在傳導層1602之上沉積并被蝕刻來形成柵電極1702和1722，如 圖17所示。附加的傳導材料可包括之前關于傳導層1602描述的任何材料。類似于傳導 層1602，附加的傳導材料可以在沉積時是傳導性的，或者可以作為高電阻層(例如，未摻雜 的多晶硅)沉積并隨后成為傳導性的。就傳導層1602和附加的傳導材料之間而言，它們可 具有相同的成分或不同的成分。復合傳導層的厚度，包括傳導層1602和附加的傳導材料， 具有在大約0. 15微米至大約0. 5微米范圍內的厚度。當工件中不存在層1602時，柵電極 1702和1722的厚度(當沿著其底部測量時)由單個傳導層的厚度來定義。在特定的實施 方式中，附加的傳導材料包括多晶硅，并可在沉積期間與η-型摻雜物摻雜，或隨后使用離 子注入或另一摻雜技術被摻雜。復合傳導層被各向異性地蝕刻以形成柵電極1702和1722。 在示出的實施方式中，柵電極1702和1722在未使用掩模的情況下形成，并具有側壁隔板的 形狀。絕緣層(未示出)可從柵電極1702和1722熱生長或可沉積在工件上。絕緣層的厚 度可在大約IOnm至大約30nm的范圍內。源極區1704和1724可使用離子注入來形成。源極區1704和1724為重摻雜的， 且具有與阱區1604和1624相比相反的傳導類型并與漏極區1102和1122以及隱埋傳導區 102相同的傳導類型。位于源極區1704和漏極區1102之間并處在柵電極1702之下的阱區 1604的部分為高側功率晶體管的溝道區，以及位于源極區1724和漏極區1122之間并處在 柵電極1722之下的阱區1624的部分為低側功率晶體管的溝道區。阱接觸區1804和1824分別在阱區1604和1624內形成，如圖18所示。絕緣隔 板1802沿著柵電極1702和1722形成并覆蓋源極區1704和1724的較接近柵電極1702和 1722的部分，其中源極區1704和1724的被暴露部分(圖18中未示出)位于較接近于傳導 插塞1002。絕緣隔板1802可包括氧化物、氮化物、氮氧化物或其任意組合，并在絕緣隔板 1802的底部處具有在大約50nm至大約500nm范圍內的寬度。源極區1704和1724的被暴露部分分別被蝕刻來暴露阱區1604和1624的在下面
12的部分。根據傳導插塞的成分，當源極區1704和1724被蝕刻時，傳導插塞1002的部分可 以或不可以被蝕刻。如果傳導插塞1002和半導體層304(阱區1604和1624以及源極區 1704和1724由其形成)主要為硅，那么傳導插塞1002的部分或全部可在蝕刻通過源極區 1704和1724時被蝕刻。如果傳導插塞1002和源極區1704和1724包括不同的材料，則在 蝕刻通過源極區1704和1724時，可不蝕刻傳導插塞1002或蝕刻其微小部分。阱接觸區1804和1824分別從阱區1604和1624的被暴露部分形成。阱接觸區 1804和1824具有與阱區1604和1624相同的傳導類型，并具有與源極區1704和1724相比 相反的傳導類型。在特定的實施方式中，阱接觸區1804和1824具有至少大約1019atomS/ cm3的摻雜濃度以允許隨后形成歐姆接觸。在另一個實施方式(未示出)中，具有與阱區1604和1624相同的傳導類型且與 源極區1704和1724相反的傳導類型的附加的注入物(未示出)可被用來形成在源極區 1704和1724下面的阱接觸區。附加的注入物可在形成源極區1704和1724之前或之后且 在形成絕緣隔板1802之前執行。在這個實施方式中，阱接觸區實質上位于全部源極區1704 和1724的下面。在源極區1704和1724以及阱接觸區形成后，形成絕緣隔板1802，使得僅 有部分源極區1704和1724被覆蓋。執行如前所述的蝕刻來移除部分源極區1704和1724 并暴露部分下面的阱接觸區。參照圖19，部分絕緣隔板1802被蝕刻以暴露部分源極區1704和1724。然后傳導 帶1902被形成以將源極區1704、阱接觸區1804和對應的傳導插塞1002電連接在一起，以 及其它的傳導帶1902被形成來將源極區1724和阱接觸區1824電連接在一起。在特定的 實施方式中，耐熔金屬如鈦、鉭、鎢、鈷、鉬或相似金屬可在工件之上沉積并被選擇性地與暴 露的硅如實質上的單晶硅或多晶硅起反應，以形成金屬硅化物。耐熔金屬的未反應部分覆 蓋在絕緣層1402之上且絕緣隔板1802被移除，因而留下傳導帶1902。盡管未示出，柵電 極1702和1722的最上面的部分可被暴露并與耐熔金屬起反應。然而，在這樣的位置上的 金屬硅化物與傳導帶1902間隔開，以及因此在柵電極1702和1722與源極區1704和1724 以及阱接觸區1804和1824的任何一個之間不形成電短路。在該工藝中在此時，高側和低 側功率晶體管被形成。圖20包括實質上完成的電子器件的圖示。層間介質(interleveldielectric， ILD)層2002被形成并可包括氧化物、氮化物、氮氧化物或其任意組合。ILD層2002可包括 具有實質上恒定或變化的成分(例如，進一步來自半導體層304的高磷含量)的單個膜或 多個分立的膜。蝕刻終止膜、減反射膜或組合可在ILD層2002之內或之上使用以幫助處理。 ILD層2002可被平面化以在隨后的處理操作(例如，平板印刷、隨后的拋光等)中改進處理 范圍。抗蝕層(未示出)在ILD層2002之上形成并被圖案化來界定抗蝕層開口。執行 各向異性蝕刻來界定接觸開口，如圖20所示，該開口延伸通過ILD層2002以暴露部分漏極 區1102和傳導帶1902。蝕刻可作為定時蝕刻或作為帶有定時過蝕刻的端點檢測蝕刻來執 行。可在漏極區1102或傳導帶1902變成暴露時檢測到端點。傳導插塞2004和2024在ILD層2002中的接觸開口內形成。傳導插塞2004被電 連接至高側功率晶體管的漏極區1102，以及傳導插塞2024被電連接至低側功率晶體管的 源極區1724和阱接觸區1824 (通過傳導帶1902)。互連2006覆蓋在ILD層2002之上并將高側功率晶體管的漏極區1102電連接在一起，以及互連2026覆蓋在ILD層2002之上并將 低側功率晶體管的源極區1724電連接在一起。因此，互連2006可被耦合到電子器件的漏 極端子，而互連2026可被耦合到電子器件的源極端子。盡管未示出，其它傳導構件被用來 將高側功率晶體管的柵電極1702電連接在一起，以及又一傳導構件被用來將低側功率晶 體管的柵電極1722電連接在一起。而且，再一傳導構件被用來將傳導層1302電連接到高 側功率晶體管的源極區1704，以及又一傳導構件可被用來將傳導層1302電連接到低側功 率晶體管的源極區1724。控制邏輯可被耦合到柵電極1702和1722以控制串聯連接的高側 和低側功率晶體管的操作。隱埋傳導區102可被耦合到電子器件的輸出端子。盡管未示出，附加或更少的層或特征可按需要或期望被用來形成電子器件。場隔 離區未示出，但是可用來幫助將部分高側功率晶體管與低側功率晶體管電隔離。在另一個 實施方式中，可使用更多的絕緣和互連級(interconnect level)。例如，特定的互連級可用 于傳導層1302，以及不同的互連級可用于柵電極1702和1722。如圖20所示，可在工件之 上形成鈍化層。在閱讀了該說明書之后，技術人員將能夠確定針對其特定應用的層和特征。電子器件可包括實質上與如圖20所示的功率晶體管相同的很多其它功率晶體 管。高側功率晶體管可互相并聯連接，且低側功率晶體管可互相并聯連接。這種配置可給 出電子器件的足夠有效的溝道寬度，該電子器件可支持在電子器件的正常操作期間使用的 相對高的電流。在特定的實施方式中，每個功率晶體管可被設計成具有大約30V的最大源 極到漏極電壓差，以及大約20V的最大源極到柵極電壓差。在正常操作期間，源極到漏極 電壓差不大于大約20V，以及源極到柵極電壓差不大于大約9V。在操作期間，傳導層1302 可相對于高側或低側晶體管的源極端子保持在實質上恒定的電壓處，以降低漏極到柵極電 容。在特定的實施方式中，傳導層1302可相對于對應的源極端子在實質上OV處，在這種情 形下，傳導層1302可充當虛擬的接地平面。在對應的晶體管的源極端子被連接到電路中的 開關節點的情形中，這個虛擬的接地平面可處于與應用電路的真實接地不同的電位。在另 一個實施方式中，傳導層1302接近高側功率晶體管的一部分可被耦合到源極區1704，以及 傳導層1302接近低側功率晶體管的另一部分可被耦合到源極區1724。根據在此描述的概念，可形成集成電路，使得高側和低側功率晶體管位于同一晶 粒的不同部分中。隱埋傳導區可將高側功率晶體管的源極電連接到低側功率晶體管的漏 極。寄生電阻和電感可被降低，因為不再需要在具有高側功率晶體管的晶粒和具有低側功 率晶體管的另一晶粒之間的線接合。降低高側和低側功率晶體管之間的寄生電感的一個特別的好處是當在高側和低 側功率晶體管之間切換時開關或輸出節點的振鈴的降低。在這個瞬態期間，高側和低側功 率晶體管之間的寄生電感與低側晶體管的輸出電容反應以形成諧振電路。這個諧振電路可 在電路的輸出節點上產生不希望有的高頻電壓擺幅。這些電壓擺幅可在器件上產生不希望 有的電壓應力，使控制電路復雜化，并降低電壓調節器的總功率轉換效率。在此描述的實施 方式可實現高側和低側功率晶體管之間寄生電感的降低，從而最小化輸出節點振鈴。而且， 高側和低側功率晶體管之間剩余的寄生由隱埋傳導層的電阻主導，導致輸出節點上振鈴的 更有效的衰減。通過將成對的小的高側和低側功率晶體管組合并然后將這些晶體管中的多對并 聯連接在一起來產生更大的有效器件，這兩種晶體管類型之間的寄生電阻可降低得更多。如果在這些對中的高側和低側功率晶體管之間的平均橫向距離小于隱埋傳導層的厚度，那 么來自高側晶體管的電流不必流經隱埋傳導層的整個厚度以到達低側晶體管，從而降低總 的寄生電阻。如果有需要或期望，可以使用其它實施方式。在特定的實施方式中，襯墊層可在形 成類似于傳導結構824的傳導結構之前在深溝槽中形成為類似于垂直隔離區424的垂直隔 離區。進一步地，可與低側功率晶體管的傳導結構分開地形成高側功率晶體管的傳導結構。 這個工藝的起始點是在形成半導體層304、襯墊層306和終止層308之后，如圖3所示。掩 模(未示出)在工件之上形成，且高側功率晶體管的溝槽2102形成并延伸完全通過層304、 306、和308，如圖21所示。在另一個實施方式中(未示出)，溝槽2102可以大部分但不是 完全地延伸通過半導體層304。當溝槽2102形成時，低側功率晶體管被掩模覆蓋。半導體 層2104沿著工件(包括終止層308以及在溝槽2102之內)的被暴露表面形成。半導體層 2104具有在大約20至90nm范圍內的厚度。半導體層2104可以在形成時被ρ-型摻雜，或 者可隨后被摻雜至不小于大約比摻雜的隱埋區206低一個數量級的摻雜濃度。在這個實施 方式中，半導體層2104也在低側功率晶體管的位置之上形成。半導體層2104被各向異性地蝕刻并形成垂直隔離區2204，如圖22所示。半導體 層2104在沉積時可以是非結晶或多晶的。在這個實施方式中，以側壁隔板形式的垂直隔離 區2204實現與之前關于垂直隔離區724所描述的實質上相同的功能。半導體層2104被過 蝕刻，使得垂直隔離區2204的頂部位于或低于襯墊層306的底部。該蝕刻將半導體層2104 從將形成低側功率晶體管的位置移除。在另一個實施方式(未示出)中，選擇性生長或其 它選擇性形成工藝可被用來形成垂直隔離區2204。選擇性工藝可沿著被暴露的半導體表面 來形成半導體層，在這個特定的實施方式中，這些表面是沿著溝槽2102的側壁和底部。在 特定的實施方式中，這種半導體層可實質上為單晶的。各向異性蝕刻可被用來移除選擇性 地形成的半導體層沿著溝槽2102的底部的部分。終止層308實質上阻止選擇性地形成的 半導體層在高側和低側功率晶體管的半導體層304之上形成。絕緣側壁隔板2206可沿著溝槽2102中的被暴露表面形成。絕緣側壁隔板2206 可包括氧化物、氮化物、氮氧化物或其任意組合。形成絕緣側壁隔板2206的層可以是熱生 長或沉積的，且該層可被各向異性地蝕刻以從溝槽2102的底部移除該層。如果有需要或期 望，可執行蝕刻來延伸溝槽2102而更接近或進一步進入隱埋傳導區102中。在另一個實施 方式中，絕緣側壁隔板2206被省略。傳導結構2324在溝槽2102中形成，如圖23所示。傳導結構2324可使用之前針 對傳導結構824描述的的任何材料和技術來形成。在圖24中，犧牲保護層2402可在高側功率晶體管的傳導結構2324之上形成以保 護傳導結構2324和溝槽2102中的其它特征不受低側功率晶體管的對應傳導結構的形成的 不利影響。犧牲保護層2402與傳導結構2324、絕緣隔板2206、垂直隔離區2204和半導體 層304相比可具有不同的成分。如果傳導結構2324、絕緣隔板2206、垂直隔離區2204以及 半導體層304中的每一個都包含氧化物、硅化物，或主要為硅(即，不是氧化硅或氮化硅)， 那么犧牲保護層2402可包括氮化物或氮氧化物。在特定的實施方式中，保護層2402和終 止層308具有實質上相同的成分。犧牲保護層2402可具有在大約5nm至大約30nm范圍內 的厚度。
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在犧牲保護層2402形成之后，可為低側功率晶體管形成溝槽2422和絕緣隔板 2426，如圖24所示。溝槽2422可使用如關于溝槽2102所描述的任何技術來形成。溝槽 2422和2102可使用相同技術或不同技術來形成。絕緣隔板2426可使用如關于絕緣隔板 2206所描述的任何材料、厚度和技術來形成。絕緣隔板2426和2206可使用相同成分或不 同成分、實質上相同的厚度或不同的厚度(底部處的寬度)以及相同的形成技術或不同的 形成技術來形成。傳導結構2524在溝槽2422中形成，如圖25所示。傳導結構2524可使用如之前針 對傳導結構824所描述的任何材料和技術來形成。傳導結構2324和2524可使用相同成分 或不同成分、溝槽2102和2422中實質上相同的凹進量或不同的凹進量以及相同的形成技 術或不同的形成技術來形成。犧牲保護層2402可被移除，且處理如之前關于傳導插塞1002 的形成以及終止層308和襯墊層306 (見圖10)的移除所描述的繼續。在另一個實施方式中，如關于圖21至25所描述的形成特征的順序可以顛倒。在形 成低側功率晶體管的位置上的處理可在形成高側功率晶體管的位置上的處理之前執行。在 這個特定的實施方式中，保護犧牲層2402將在正在形成低側功率晶體管的位置之上形成， 與高側功率晶體管相反。在又一個實施方式中，可使用一個或多個雙極晶體管來代替場效應晶體管。在這 個實施方式中，載流電極可包括發射極和集電極，而不是源極和漏極，以及控制電極可包括 基極而不是柵電極。高側雙極晶體管的發射極可電連接到低側雙極晶體管的集電極。如果 使用隱埋集電極，該隱埋集電極可被圖案化，以允許產生與隱埋傳導區102的適當隔離的 連接。如在此所描述的實施方式可包括具有小于大約1019atOmS/Cm3的峰值摻雜濃度的 區域。如果需要或期望與含金屬材料的歐姆接觸，這樣摻雜的區域的一部分可被局部地摻 雜以具有至少大約1019atOmS/Cm3的峰值摻雜濃度。在非限制性的實施例中，隱埋摻雜區 206可具有小于大約1019atomS/Cm3的峰值摻雜濃度。如果傳導結構824包括W或WSi，隱埋 摻雜區206的靠近傳導結構824 (如沿著溝槽624的底部)的部分，可被注入，來將峰值摻 雜濃度局部地增加到至少大約1019atomS/Cm3，以幫助形成隱埋摻雜區206和傳導結構824 之間的歐姆接觸。許多不同的方面和實施方式是可能的。這些方面和實施方式中的一些在以下被描 述。在閱讀本說明書之后，技術人員將認識到，這些方面和實施方式僅是例證性的，而不是 限制本發明的范圍。在第一方面，電子器件可包括集成電路，該電子器件包括隱埋傳導區和覆蓋在所 述隱埋傳導區之上的半導體層，其中所述半導體層具有主表面和相對的表面，且所述隱埋 傳導區離所述相對的表面比離所述主表面更近。所述電子器件也可包括所述半導體層中的 第一摻雜區，其中所述第一摻雜區離所述主表面比離所述相對的表面更近，以及第一晶體 管的第一載流電極包括所述第一摻雜區，其中所述第一載流電極為源極或發射極，并被電 連接到所述隱埋傳導區。所述電子器件還可包括所述半導體層中的第二摻雜區，其中所述 第二摻雜區離所述主表面比離所述相對的表面更近，以及第二晶體管的第二載流電極包括 所述第二摻雜區，其中所述第二載流電極為漏極或集電極，并被電連接到所述隱埋傳導區。在第一方面的實施方式中，第一和第二晶體管都是η-溝道晶體管或都是P-溝道晶體管，第一載流電極為第一晶體管的源極，以及第二載流電極為第二晶體管的漏極。在 另一個實施方式中，電子器件還包括第一垂直傳導結構，該第一垂直傳導結構延伸通過半 導體層并被電連接到隱埋傳導區和第一摻雜區或第二摻雜區。在特定的實施方式中，電子 器件還包括第二垂直傳導結構，該第二垂直傳導結構延伸通過半導體層并被電連接到隱埋 傳導區和第二摻雜區。第一垂直導體被電連接到隱埋傳導區和第一摻雜區，第一摻雜區與 第二摻雜區間隔開，以及第一垂直傳導結構與第二垂直傳導結構間隔開。在另一個特定的 實施方式中，第一垂直傳導結構包括具有與隱埋傳導區相同的傳導類型的第一摻雜半導體 區。在第一方面的另一特定的實施方式中，電子器件還包括具有與隱埋傳導區相反的 傳導類型的第二摻雜半導體區，其中所述第二摻雜半導體區延伸通過半導體層。在更特定 的實施方式中，半導體層為實質上單晶的，以及第二摻雜半導體區為多晶的。在甚至更特定 的實施方式中，電子器件還包括延伸通過半導體層且被電連接到隱埋傳導區和第二摻雜區 的第二垂直傳導結構。在另一特定的實施方式中，電子器件還包括位于第二垂直傳導區和 半導體層之間的第一絕緣襯墊、位于第一垂直傳導區和半導體層之間的第二絕緣襯墊、或 第一和第二絕緣襯墊。在第一方面的另一個更特定的實施方式中，第二摻雜半導體區具有至少大約 1 X 1019atoms/cm3的摻雜濃度，以及半導體層具有不大于大約1 X 1017atoms/cm3的背景摻雜 濃度。在另一實施方式中，第一晶體管和第二晶體管中的每一個為功率晶體管。在第二方面，形成包括集成電路的電子器件的工藝可包括提供包括隱埋傳導區 之上的第一半導體層的基底，其中所述第一半導體層具有主表面和相對的表面，以及所述 隱埋傳導區離所述相對的表面比離所述主表面更近。該工藝也可包括形成在所述半導體 層中且沿著所述第一半導體層的所述主表面的第一摻雜區，其中所述第一摻雜區為第一晶 體管的第一載流電極的部分，以及所述第一載流電極為源極或發射極。該工藝還可包括 形成延伸通過所述第一半導體層的第一垂直傳導結構；其中，在完成的器件中，所述隱埋傳 導區、所述第一垂直傳導結構、以及所述第一摻雜區相互電連接。該工藝也可包括形成在 所述第一半導體層中且沿著所述第一半導體層的所述主表面的第二摻雜區，其中所述第二 摻雜區為第二晶體管的第二載流電極的部分，以及所述第二載流電極為漏極或集電極。該 工藝還可包括形成延伸通過所述第一半導體層的第二垂直傳導結構，其中，在完成的器件 中，所述隱埋傳導區、所述第二垂直傳導結構以及所述第二摻雜區相互電連接。在第二方面的實施方式中，工藝還包括在形成其中的第一垂直傳導結構之前，形 成延伸通過第一半導體層的第一溝槽，以及在形成其中的第二垂直傳導結構之前，形成延 伸通過第一半導體層的第二溝槽。在特定的實施方式中，形成第一半導體層包括使實質上 單晶的半導體層外延生長，形成第一垂直傳導區包括沉積多晶材料，以及形成第二垂直傳 導區包括沉積多晶材料。在另一個特定的實施方式中，該工藝還包括形成第二溝槽中的第 一絕緣襯墊。在更特定的實施方式中，工藝還包括形成第一溝槽中的第二絕緣襯墊。在第二方面的另一特定的實施方式中，工藝還包括沿著第一溝槽的側壁形成第一 摻雜半導體區。第一摻雜半導體區具有與隱埋傳導區相比相反的傳導類型和比第一半導體 層更高的摻雜濃度。第一絕緣襯墊被布置在第一摻雜半導體區和第一垂直傳導區之間。在 更特定的實施方式中，形成第一摻雜半導體區包括沿著第一溝槽的被暴露表面沉積第二半導體層，以及各向異性地蝕刻第二半導體層來移除第二半導體層沿著溝槽的底部的部分， 并暴露隱埋傳導區的一部分。在第二方面的仍然又一個特定的實施方式中，工藝還包括將摻雜物注入到第一半 導體層中以形成在第一半導體層中的注入的摻雜半導體區。摻雜物具有與隱埋區相比相反 的傳導類型，形成第一溝槽在形成注入的摻雜區之后被執行，以及形成第一垂直傳導區被 執行，使得第一垂直傳導區在第一溝槽中形成。在另一特定的實施方式中，工藝還包括形成摻雜半導體區，其中摻雜半導體區具 有與隱埋傳導區相比相反的傳導類型和比第一半導體層更高的摻雜濃度，以及在完成的器 件中，摻雜半導體區離隱埋傳導區和第一半導體層的相對的表面比離第一半導體層的主表 面更近。在更特定的實施方式中，隱埋傳導區、第一和第二摻雜區、以及半導體摻雜區中 的每一個具有至少大約lX1019atOmS/Cm3的摻雜濃度，以及第一半導體層具有不大于大約 1 X 1017atoms/cm3的背景摻雜濃度。在另一個實施方式中，工藝還包括形成相鄰于主表面和 第二摻雜區的水平定向的摻雜區，其中該水平定向的摻雜區為第二晶體管的漂移區。注意，不是以上在一般說明或實施例中描述的所有活動都是需要的，可能不需要 特定活動的一部分，以及除了所描述的那些以外可執行一個或多個進一步的活動。仍然進 一步地，活動被列出的順序不一定是它們被執行的順序。為清楚起見，在此在單獨的實施方式的背景中描述的某些特征也可在單個實施方 式中組合地被提供。相反地，為簡潔起見，在單個實施方式的背景中描述的各種特征也可單 獨地或以任何子組合被提供。進一步地，對在范圍中規定的值的參考包括在那個范圍內的 每個值。以上已經關于具體的實施方案描述了益處、其它優點和對問題的解決方案。然而， 益處、優點、對問題的解決方案和可能使任何益處、優點或解決方案出現或變得更明顯的任 何特征不應被解釋為任何或全部權利要求的關鍵的、所需的、或必要的特征。在此描述的實施方式的說明書和圖示旨在提供對各種實施方式的結構的一般理 解。說明書和圖示并沒有被規定來用作使用在此描述的結構和方法的裝置和系統的所有元 件和特征的詳盡和全面的描述。單獨的實施方式也可在單個實施方式中組合地被提供，以 及相反地，為簡潔起見，在單個實施方式的背景中描述的各種特征也可被單獨提供或以任 何子組合提供。進一步地，對在范圍中規定的值的參考包括在那個范圍內的每個值。許多 其它的實施方式可能僅在閱讀完這個說明書之后對技術人員來說是明顯的。可使用并從本 公開中推導出其它實施方式，以便可進行結構置換、邏輯置換、或另一改變，而不背離本公 開的范圍。相應地，本公開被認為是例證性的而不是限制性的。
權利要求
一種包括集成電路的電子器件，包括隱埋傳導區；半導體層，其覆蓋在所述隱埋傳導區之上，其中所述半導體層具有主表面和相對的表面，以及所述隱埋傳導區的位置離所述相對的表面比離所述主表面更近；所述半導體層中的第一摻雜區，其中所述第一摻雜區的位置離所述主表面比離所述相對的表面更近；以及第一晶體管的第一載流電極包括所述第一摻雜區，其中所述第一載流電極為源極或發射極并被電連接到所述隱埋傳導區；以及所述半導體層中的第二摻雜區，其中所述第二摻雜區的位置離所述主表面比離所述相對的表面更近；以及第二晶體管的第二載流電極包括所述第二摻雜區，其中所述第二載流電極為漏極或集電極并被電連接到所述隱埋傳導區。
2.如權利要求1所述的電子器件，還包括第一垂直傳導結構，所述第一垂直傳導結構 延伸通過所述半導體層，并被電連接到所述隱埋傳導區和所述第一摻雜區或所述第二摻雜 區。
3.如權利要求2所述的電子器件，還包括第二垂直傳導結構，所述第二垂直傳導結構 延伸通過所述半導體層，并被電連接到所述隱埋傳導區和所述第二摻雜區，其中所述第一垂直導體被電連接到所述隱埋傳導區和所述第一摻雜區； 所述第一摻雜區與所述第二摻雜區間隔開；以及 所述第一垂直傳導結構與所述第二垂直傳導結構間隔開。
4.如權利要求3所述的電子器件，還包括第二摻雜半導體區，所述第二摻雜半導體區 具有與所述隱埋傳導區相比相反的傳導類型，其中所述第二摻雜半導體區延伸通過所述半 導體層。
5.如權利要求3或4所述的電子器件，其中所述電子器件還包括第一絕緣襯墊，所述第 一絕緣襯墊位于所述第二垂直傳導區和所述半導體層之間。
6.一種形成包括集成電路的電子器件的工藝，包括以下步驟提供包括在隱埋傳導區之上的第一半導體層的基底，其中所述第一半導體層具有主表 面和相對的表面，以及所述隱埋傳導區的位置離所述相對的表面比離所述主表面更近；形成在所述半導體層中且沿著所述第一半導體層的所述主表面的第一摻雜區，其中所 述第一摻雜區為第一晶體管的第一載流電極的部分，以及所述第一載流電極為源極或發射 極；形成延伸通過所述第一半導體層的第一垂直傳導結構，其中，在完成的器件中，所述隱 埋傳導區、所述第一垂直傳導結構以及所述第一摻雜區相互電連接；形成在所述第一半導體層中且沿著所述第一半導體層的所述主表面的第二摻雜區，其 中所述第二摻雜區為第二晶體管的第二載流電極的部分，以及所述第二載流電極為漏極或 集電極；以及形成延伸通過所述第一半導體層的第二垂直傳導結構，其中，在完成的器件中，所述隱 埋傳導區、所述第二垂直傳導結構以及所述第二摻雜區相互電連接。
7.如權利要求6所述的工藝，還包括以下步驟在形成所述第一垂直傳導結構之前，形成通過所述第一半導體層的溝槽； 沿著所述溝槽的側壁形成摻雜半導體區，其中所述摻雜半導體區具有與所述隱埋傳導 區相比相反的傳導類型和比所述第一半導體層更高的摻雜濃度；以及 在形成所述第一垂直傳導區之前形成所述溝槽中的絕緣襯墊。
8.如權利要求7所述的工藝，其中形成所述摻雜半導體區的步驟包括 沿著所述第一溝槽的被暴露表面沉積第二半導體層；各向異性地蝕刻所述第二半導體層以移除所述第二半導體層沿著所述溝槽的底部覆 蓋的部分，并暴露所述隱埋傳導區的一部分。
9.如權利要求1、2、3、4或5所述的電子器件或如權利要求6、7或8所述的工藝，其中 所述電子器件還包括水平定向的摻雜區，所述水平定向的摻雜區的位置與所述主表面和所 述第二摻雜區相鄰，其中所述水平定向的摻雜區為所述第二晶體管的漂移區。
10.如權利要求9所述的電子器件，其中所述第一晶體管和所述第二晶體管中的每一 個為功率晶體管。
全文摘要
一種包括具有互相耦合的晶體管的集成電路的電子器件，可包括隱埋傳導區和覆蓋在所述隱埋傳導區之上的半導體層，其中所述半導體層具有主表面和更接近于隱埋傳導區的相對的表面。電子器件也可包括相互間隔開的第一摻雜區和第二摻雜區，其中每個摻雜區在半導體層中并且離主表面比離相對的表面更近。電子器件可包括晶體管的載流電極。特定晶體管的載流電極包括第一摻雜區，且為源極或發射極，并被電連接到隱埋傳導區。不同晶體管的另一個載流電極包括第二摻雜區，且為漏極或集電極，并被電連接到隱埋傳導區。
文檔編號H01L21/77GK101937914SQ20101019660
公開日2011年1月5日 申請日期2010年6月3日 優先權日2009年6月30日
發明者G·H·羅切爾特, G·M·格里瓦納 申請人:半導體元件工業有限責任公司