包括阱區的電子器件的制作方法

專利名稱：包括阱區的電子器件的制作方法
技術領域：
本公開涉及電子器件和形成電子器件的工藝，尤其是涉及包括絕緣阱區的電子器 件和形成其的工藝。
背景技術：
金屬氧化物場效應晶體管(M0SFET)是一般類型的功率開關器件。M0SFET包括源 極區、漏極區、在源極區和漏極區之間延伸的溝道區、以及鄰近溝道區設置的柵極結構。柵 極結構包括柵電極層，該柵電極層鄰近溝道區布置，并由一薄介質層而與溝道區間隔開。當M0SFET在接通狀態中時，電壓施加到柵極結構以在源極區和漏極區之間形成 傳導溝道區，這允許電流流經該器件。在截止狀態中，施加到柵極結構的任何電壓足夠低， 使得傳導溝道不形成，因而電流流動不出現。在截止狀態期間，設備必須支持源極區和漏極 區之間的高電壓。在特定的應用中，一對功率晶體管可用于允許輸出在兩個不同的電壓之間轉換。 輸出可連接到高側功率晶體管的源極和低側功率晶體管的漏極。當高側功率晶體管被啟動 時，輸出將處在相應于高側功率晶體管的漏極上的電壓的電壓處，而當低側功率晶體管被 啟動時，輸出將處在相應于低側功率晶體管的源極的電壓處。在特定的物理實施方式中，高 側功率晶體管和低側功率晶體管一般是在單獨的晶粒上的分立的晶體管，這些晶粒通過焊 線或其它類似的互連而彼此互連。進一步地，這兩個功率晶體管的控制電路在又一個單獨 的晶粒上。互連增加了電子器件(包括高側和低側功率晶體管)的寄生特征，這是不希望 有的。


實施方式作為例子示出且并不限制在附圖中。圖1包括工件的某些部分的橫截面視圖的圖示，包括隱埋傳導區、半導體層和隱 埋摻雜區。圖2包括在形成另一半導體層和其它隱埋摻雜區之后圖1的工件的部分的橫截面 視圖的圖示。圖3包括在形成又一半導體層以完成復合半導體層的形成之后圖2的工件的部分 的橫截面視圖的圖示。圖4包括在形成注入式屏蔽層和在半導體層內的垂直摻雜區之后圖3的工件的部 分的橫截面視圖的圖示。圖5包括在形成襯墊層、終止層、另一掩蔽層和在半導體層內的垂直摻雜區之后 圖4的工件的部分的橫截面視圖的圖示。圖6包括在形成犧牲側壁隔板、延伸通過半導體層的溝槽和絕緣側壁隔板之后圖 5的工件的部分的橫截面視圖的圖示。圖7包括在形成傳導結構之后圖6的工件的部分的橫截面視圖的圖示。
圖8包括在形成傳導插塞之后圖7的工件的部分的橫截面視圖的圖示。圖9包括在形成絕緣層和圖案化的傳導層之后圖8的工件的部分的橫截面視圖的 圖示。圖10包括在形成高側功率晶體管和低側功率晶體管之后圖9的工件的部分的橫 截面視圖的圖示。圖11到15包括在如關于圖1到9描述的一個或多個部分中形成示例性電子部件 之后圖9的工件的部分的橫截面視圖的圖示。圖16包括根據可選實施方式在形成半導體層和在半導體層內的摻雜區之后圖1 的工件的一部分的橫截面視圖的圖示。圖17包括根據可選實施方式在形成溝槽、傳導結構和傳導插塞之后圖4的工件的 一部分的橫截面視圖的圖示。圖18包括根據可選實施方式在形成溝槽、摻雜半導體隔板、絕緣側壁隔板和傳導 結構之后圖4的工件的一部分的橫截面視圖的圖示。圖19包括根據可選實施方式在形成溝槽和絕緣側壁隔板之后圖4的工件的一部 分的橫截面視圖的圖示。圖20包括根據可選實施方式在延伸溝槽并形成傳導結構和傳導插塞之后圖18的 工件的一部分的橫截面視圖的圖示。技術人員認識到，附圖中的元件為了簡單和清楚起見而示出，且不一定按比例繪 制。例如，附圖中的一些元件的尺寸可相對于其它元件放大，以幫助提高對本發明的實施方 式的理解。
具體實施例方式提供結合附圖的下面的描述，以有助于理解這里公開的教導。下面的討論將集中 于教導的特定的實現和實施方式。這種重點描述被提供以有助于描述教導，且不應被解釋 為對教導的范圍或應用性的限制。然而，在本申請中當然可利用其它教導。如這里使用的，相對于區或結構的術語“水平定向的，，和“垂直定向的，，指電流流 經這樣的區或結構的主要方向。更具體地，電流可在垂直方向、水平方向或垂直和水平方向 的組合上流經區或結構。如果電流在垂直方向上或在其中垂直分量大于水平分量的方向的 組合上流經區或結構，則這樣的區或結構將稱為垂直定向的。類似地，如果電流在水平方向 上或在其中水平分量大于垂直分量的方向的組合上流經區或結構，則這樣的區或結構將稱 為水平定向的。術語“正常操作”和“正常操作狀態”指電子部件或器件被設計來操作的條件。這 些條件可從數據表或其它關于電壓、電流、電容、電阻或其它電子參數的其它信息獲得。因 此，正常操作不包括完全超出其設計限制來操作電子部件或器件。術語“comprises(包括)”、“comprising(包括)”、“includes (包括)，，、 “including(包括)”、“has (具有)”、“having(具有)”或其任何其它變形用來涵蓋非排他 的包括。例如，包括一列特征的方法、物品或裝置不一定只限于那些特征，而是可包括沒有 明確列出的或這樣的方法、物品或裝置所固有的其它特征。進一步地，除非相反地明確說 明，“或”指包括的或而不是排他的或。例如，條件A或B由下列項中的任何一個滿足A為真(或存在)和B為假(或不存在)、A為假(或不存在)和B為真(或存在)、以及A和B 都為真(或存在)。此外，“a”或“an”的使用用于描述這里所述的元件和部件。這僅僅為了方便起見 而進行并給出本發明的范圍的一般意義。該描述應被理解為包括一個或至少一個，且單數 也包括復數，反之亦然，除非它有另外的意思。例如，當這里描述單個項目時，多于一個的項 目可代替單個項目來使用。類似地，在這里描述多于一個的項目的場合，單個項目可代替所 述多于一個的項目。相應于元素周期表內的列的族成員使用“新符號”約定，如在CRCHandbook of Chemistry and Physics,81st Edition(2000—2001)中看到的。除非另外定義，這里使用的所有技術和科學術語具有與本發明所屬的領域中的普 通技術人員通常理解的相同的含義。材料、方法和例子僅僅是例證性的，而沒有被規定為限 制性的。在沒有在這里描述的程度上，關于特定的材料和處理行動的很多細節是常規的，并 可在教科書以及半導體和電子領域內的其它源中找到。在圖1到9中，示出工件的六個不同的部分，以提高對在同一工件上形成不同類型 的電子部件時處理操作的效應的理解。這些電子部件可為同一集成電路的部分。較接近于 附圖頂部的圖示相應于高側功率晶體管和可能耦合到或以另外方式相關于高側功率晶體 管的電子部件，且較接近于附圖底部的圖示相應于低側功率晶體管和可能耦合到或以另外 方式相關于低側功率晶體管的電子部件。圖1包括工件100的一部分的橫截面視圖的圖示。在圖1中示出了集成電路的很 多不同部分。更具體地，部分122包括集成電路的一部分，其中將形成電連接到隱埋傳導區 102的p阱區，部分124包括集成電路的另一部分，其中將形成n阱區，部分126將包括該集 成電路的另一部分，其中將形成高側功率晶體管。部分132包括集成電路的一部分，其中將 形成另一 P阱區，部分134包括集成電路的另一部分，其中將形成另一 n阱區，部分136包 括集成電路的又一部分，其中將形成低側功率晶體管。在特定的實施方式中，由部分126中的高側晶體管支持的或結合該高側晶體管使 用的電子部件可在部分122和124內形成，而由部分136中的低側晶體管支持的或結合該 低側晶體管使用的電子部件可在部分132和134內形成。在圖1中，工件100包括隱埋傳導區102。隱埋傳導區102可包括族14元素(即， 碳、硅、鍺或其任何組合)，或可為重n型或p型摻雜的。為了此說明書的目的，重摻雜用來 表示至少1019atomS/Cm3的峰值摻雜濃度，而輕摻雜用來表示小于1019atomS/Cm3的峰值摻 雜濃度。隱埋傳導區102可為重摻雜基底(例如，重n型摻雜晶片)的一部分，或可為覆蓋 在相反的傳導類型的基底上或覆蓋在位于基底和隱埋摻雜區之間的隱埋絕緣層(未示出) 上的隱埋摻雜區。在實施方式中，隱埋傳導區102重摻雜有n型摻雜物例如磷、砷、銻或其 任何組合。在特定的實施方式中，如果要保持隱埋摻雜區102的擴散低，則隱埋傳導區102 包括砷或銻，以及在特定的實施方式中，隱埋傳導區102包括銻，以在隨后形成的半導體層 的形成期間減小自動摻雜的水平(與砷比較)。隱埋傳導區102用于將高側功率晶體管的 源極和低側功率晶體管的漏極連接在一起，并作為電子器件的輸出節點的部分。因此，隱埋 傳導區102根據高側和低側功率晶體管的控制電極的控制信號變化，因而，隱埋傳導區102 上的電壓實質上不是恒定的，并可隨著時間或另一參數變化。
半導體層104在隱埋傳導區102上形成。半導體層104可包括族14元素(S卩，碳、 硅、鍺或其任何組合)和關于隱埋傳導區102描述的摻雜物或相反的傳導類型的摻雜物中 的任何一個。在實施方式中，半導體層104是輕摻雜n型或p型外延硅層，厚度在大約0. 2 微米到大約1.0微米的范圍，摻雜濃度不大于大約1017atOmS/Cm3，而在另一實施方式中，摻 雜濃度為至少大約1014atomS/Cm3。半導體層104在所有工件100上形成。與隱埋傳導區102比較，在高側功率晶體管內以及在部分122、124和134內的半 導體層104的部分重摻雜有相反傳導類型的摻雜物，以形成隱埋摻雜區106。隱埋摻雜區 106可有助于高側功率晶體管內的絕緣，并減少高側功率晶體管和集成電路的其它部分內 的很多電子部件內的寄生特征。在特定的實施方式中，隱埋摻雜區106具有p型摻雜物的 至少大約1019atomS/Cm3的峰值摻雜濃度。部分122、124、126和134內的隱埋摻雜區106可 為所形成的摻雜結構的水平部分。參考圖2，半導體層204在半導體層104 (未在圖2中標出)和隱埋摻雜區106上 形成。在特定的實施方式中，半導體層104和204具有相同的傳導類型且都可被輕摻雜。因 此，圖2的圖示內的虛線示出半導體層104結束和半導體層204開始的大致位置。半導體層 204可包括族14元素(即，碳、硅、鍺或其任何組合)和關于隱埋傳導區102描述的摻雜物 或相反的傳導類型的摻雜物中的任何一個。在實施方式中，半導體層204是輕摻雜n型或p 型外延硅層，厚度在大約0. 5微米到大約5. 0微米的范圍，摻雜濃度不大于大約1017atomS/ cm3，而在另一實施方式中，摻雜濃度為至少大約1014atomS/Cm3。在部分124和134內的半導體層204的部分重摻雜有n型摻雜物，以形成隱埋摻 雜區206。隱埋摻雜區206是可選的，并幫助隔離正形成的n阱區。在特定的實施方式中， 隱埋摻雜區206具有n型摻雜物的至少大約1019atomS/Cm3的峰值摻雜濃度。部分132內 的半導體層204的一部分重摻雜有p型摻雜物，以形成又一隱埋摻雜區208。在特定的實施 方式中，隱埋摻雜區208具有p型摻雜物的至少大約1019atOmS/Cm3的峰值摻雜濃度。部 分124、132和134內的隱埋摻雜區206和208是正形成的摻雜結構的水平部分。參考圖3，半導體層302在半導體層204和隱埋摻雜區206和208上形成。半導 體層104(未在圖3中標出)、204和302的組合形成復合的半導體層304。在特定的實施 方式中，半導體層104、204和302具有相同的傳導類型且可被輕摻雜。因此，圖3中的虛線 示出半導體層204結束和半導體層302開始的大致位置。半導體層302可包括族14元素 (即，碳、硅、鍺或其任何組合)和關于隱埋傳導區102描述的摻雜物或相反的傳導類型的摻 雜物中的任何一個。在實施方式中，半導體層302是輕摻雜n型或p型外延硅層，厚度在大 約0. 5微米到大約5. 0微米的范圍，摻雜濃度不大于大約1017atOmS/Cm3，而在另一實施方式 中，摻雜濃度為至少大約1014atomS/Cm3。復合半導體層304具有主表面305。對半導體層304內的區域進行任何進一步選 擇性地摻雜之前，復合半導體層304內在隱埋摻雜區106、206和208外部的摻雜濃度將稱 為背景摻雜濃度。在隨后的圖示中，半導體層104、204和302的組合將稱為半導體層304 且不包括在組成復合半導體層304的各個層之間的虛線。在一個實施方式中，隱埋摻雜區 206和208位于半導體層304的主表面和隱埋傳導區102或隱埋摻雜區106中的任一個或 兩個之間的中間高度處。在另一實施方式中，隱埋摻雜區106與主表面305間隔開，并放置 成與到主表面305相比，更接近于與主表面305相對的半導體層304的表面。
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注入式屏蔽層402可在主表面305上形成，如圖4所示。注入式屏蔽層402可包 括氧化物、氮化物或氧氮化物，并可具有在大約2nm到大約50nm的范圍內的厚度。注入式 屏蔽層402可通過熱生長或沉積技術形成。掩蔽層(未示出)在注入式屏蔽層402上形成，并被圖案化以只在摻雜結構416 的垂直部分406形成的地方界定開口。部分124和134內的半導體層304的部分重摻雜有 η型摻雜物以形成摻雜結構416的垂直部分406。在特定的實施方式中，垂直部分406具有 η型摻雜物的至少大約1019atOmS/Cm3的峰值摻雜濃度。掩蔽層402被移除，而另一掩蔽層 (未示出)在注入式屏蔽層402上形成并被圖案化以只在摻雜結構418的垂直部分408形 成的地方界定開口。部分132內的半導體層304的部分重摻雜有ρ型摻雜物以形成摻雜結 構418的垂直部分408。在特定的實施方式中，垂直部分408具有ρ型摻雜物的至少大約 1019atoms/cm3的峰值摻雜濃度。該另一掩蔽層被移除。摻雜結構416包括垂直部分406和水平部分(即，隱埋摻雜區206)，而摻雜結構 418包括垂直部分408和水平部分(即，隱埋摻雜區208)。摻雜結構416和418是盆(tub) 形狀(如在三維繪圖(未示出)中看到的)，而在圖4所示的橫截面視圖中是U形。摻雜 結構416和418分別界定半導體層304的內部部分426和428。內部部分426和428與摻 雜部分416和418相比具有較低的摻雜濃度。與彼此比較和與在從摻雜結構416和418以 及隱埋區106間隔開的區域處的半導體層304比較，內部部分426和428可具有相同或不 同的傳導類型、摻雜物和濃度。阱區可包括摻雜結構416和內部部分426的組合以及摻雜 結構418和內部部分428的組合。設計成在比低側和高側功率晶體管低的電壓處操作的電 子部件可在阱區內形成并正常操作，而沒有來自低側和高側功率晶體管的明顯干擾或其它 不利影響。在隨后的附圖中，將示出摻雜結構416和418，而沒有其中分開的水平和垂直部 分。在圖5中，襯墊層502和終止層504(例如，拋光終止層或蝕刻終止層)使用熱生 長技術、沉積技術或其組合在半導體層304上順序地形成。襯墊層502和終止層504中的 每個可包括氧化物、氮化物、氧氮化物或其任何組合。在實施方式中，襯墊層502具有與終 止層504相比不同的成分。在特定的實施方式中，襯墊層502包括氧化物，而終止層504包 括氮化物。圖案化的掩蔽層522在終止層504上形成。圖案化的掩蔽層522內的開口在將形 成垂直摻雜區的地方形成。垂直摻雜區在部分122、124、126和134內形成。因此，圖案化 的掩蔽層522實質上覆蓋部分132和136內的所有終止層504。在特定的實施方式中，襯 墊層502和終止層504的被暴露部分被移除，以暴露半導體層304的部分。在另一實施方 式(未示出)中，襯墊層502或襯墊層502和終止層504的被暴露部分都未被蝕刻。襯墊 層502或襯墊層502和終止層504的存在可幫助在隨后的注入期間減小注入溝道效應。半導體層304在圖案化的掩蔽層522中的開口之下的部分被注入以形成摻雜結構 526的垂直摻雜區524。可作為單次注入或作為多次注入來執行注入。當執行多次注入時， 不同的能量、不同的物質或不同的能量和物質可用于垂直摻雜區524。垂直摻雜區524的傳 導類型可與隱埋摻雜區106相同并與隱埋傳導區102的傳導類型相反。在特定的實施方式 中，垂直摻雜區524是ρ型并具有至少大約1018atomS/Cm3的摻雜濃度。垂直摻雜區524和 隱埋摻雜區106的組合可幫助隔離在部分122、124、126和134內的半導體層304的部分。摻雜結構526包括隱埋摻雜區106和垂直摻雜區524的組合。在隨后的附圖中，可示出摻 雜結構526，而沒有其中隱埋摻雜區106和垂直摻雜區524。在注入之后，圖案化的掩蔽層 522被移除。在本說明書中以后描述的另一實施方式中，垂直摻雜區可使用其它技術形成， 或在另一實施方式中，可被省略。另一圖案化的掩蔽層(未示出)在襯墊層502和終止層504帶被移除且隨后形成 溝槽的地方形成。在該工藝中在此時，襯墊層502和終止層504可在部分132和136內被 圖案化。如果襯墊層502或襯墊層502和終止層504沒有在部分122、124、126和134內被 圖案化，則部分122、124、126和134內的襯墊層502或襯墊層502和終止層504可隨部分 132、136或兩者內的相應部分而被圖案化。在襯墊層502和終止層504在適當的部分內被 圖案化之后，另一圖案化的掩蔽層被移除。側壁隔板622相鄰于襯墊層502和終止層504內的開口形成，如圖6所示。側壁 隔板622可用于確定隨后形成的溝槽和摻雜結構526沿著該隨后形成的溝槽的其余部分的 寬度。側壁隔板622可通過沉積犧牲層并各向異性地蝕刻該層來形成。在特定的實施方式 中，犧牲層可包括氧化物、氮化物或氧氮化物。在更特定的實施方式中，犧牲層和終止層504 具有不同的成分。犧牲層的厚度可不大于大約900nm或大約700nm，或可為至少大約50nm 或大約lOOnm。半導體層304和摻雜結構526的被暴露部分被蝕刻以形成從主表面305延伸到隱 埋傳導區102的溝槽624。溝槽624部分地或完全延伸通過半導體層304或摻雜結構526 和隱埋摻雜區106。溝槽624的寬度并未寬到使得隨后形成的傳導層不能夠填充溝槽624。 在特定的實施方式中，每個溝槽624的寬度為至少大約0. 3微米或大約0. 5微米，而在另一 特定的實施方式中，每個溝槽624的寬度不大于大約4微米或大約2微米。在閱讀了該說 明書之后，技術人員將認識到，可使用在所述特定尺寸之外的更窄或更寬的寬度。溝槽624 可延伸到隱埋傳導區102 ；然而，如果需要或希望，溝槽624可能較淺。溝槽624使用各向 異性蝕刻形成。在一實施方式中，可執行定時蝕刻，而在另一實施方式中，可使用端點檢測 (例如，檢測來自隱埋傳導區102的摻雜物質，例如砷或鏑)和定時蝕刻的組合。絕緣側壁隔板626可沿著溝槽624的被暴露的側壁形成。絕緣側壁隔板626可包 括氧化物、氮化物、氧氮化物或其任何組合。形成絕緣側壁隔板626的層可為熱生長或沉積 的，且該層可被各向異性地蝕刻以從溝槽624的底部移除該層。如果需要或希望，可執行蝕 刻以將溝槽624延伸成較接近于或進一步進入隱埋傳導區102。在另一實施方式中，絕緣側 壁隔板626不需要或不在所有溝槽624內形成。在特定的實施方式中，絕緣側壁隔板626只 在部分132、134和136中的溝槽624內使用，而不在部分122、124和126中的溝槽624內 使用。在其它實施方式中，可使用有或沒有絕緣側壁隔板626的部分的不同組合。傳導層在終止層504上并在溝槽624內形成，且在特定的實施方式中，傳導層實質 上填充溝槽624。傳導層可為多晶的，并包括包含金屬或包含半導體的材料。在實施方式 中，傳導層可包括重摻雜半導體材料，例如非結晶硅或多晶硅。在另一實施方式中，傳導層 包括多個膜，例如粘合膜、阻擋膜和傳導填充材料。在特定的實施方式中，粘合膜可包括耐 熔金屬，例如鈦、鉭等；阻擋膜可包括耐熔金屬氮化物例如氮化鈦、氮化鉭等或耐熔金屬半 導體氮化物例如TaSiN ；以及傳導填充材料可包括鎢或硅化鎢。在更特定的實施方式中，傳 導層可包括Ti/TiN/W。膜的數量和這些膜的成分的選擇取決于電子性能、隨后的熱循環的溫度、另一標準或其任何組合。耐熔金屬和耐熔的包含金屬的化合物可耐高溫(例如，這樣 的金屬的熔點可為至少1400°C )，可保形地沉積，并且有比重摻雜η型硅更低的體積電阻 率。在閱讀了本說明書之后，技術人員將能夠確定傳導層的成分，以滿足其對特定應用的需 要或期望。覆蓋在終止層504上的傳導層的一部分被移除以在溝槽624內形成傳導結構724， 如圖7的實施方式所示。可使用化學-機械拋光或包層蝕刻技術來執行該移除。終止層 504可用作拋光終止或蝕刻終止層。在到達終止層504之后，拋光或蝕刻可持續相對短的時 間，以消除工件上相對于傳導層厚度的非均勻性、拋光或蝕刻操作的非均勻性或其任何組 合。如果需要或希望，蝕刻或其它移除操作可用于使傳導層724進一步凹進溝槽624中，如 圖7所示。凹進的傳導結構724可允許摻雜結構526和傳導結構724的垂直定向的摻雜部 分彼此更容易電連接。傳導結構724垂直地形成傳導區。當呈完成的電子器件的形式時， 傳導結構724和隱埋傳導區102的組合將高側功率晶體管的源極連接到低側功率晶體管的 漏極。側壁隔板622和溝槽624內絕緣側壁隔板626的被暴露部分被移除。可使用利用 濕或干蝕刻劑的各向同性蝕刻技術來執行該移除。在特定的實施方式中，側壁隔板622和 絕緣側壁隔板626包括氧化物，而終止層504包括氮化物，因此側壁隔板622和絕緣側壁隔 板626可在不移除相當大的量的終止層504的情況下被選擇性地移除。在該工藝中在此時， 半導體層304、摻雜結構526和傳導結構724的部分被暴露。在另一實施方式(未示出)中，在部分136中的低側功率晶體管內，半導體層304 中接近溝槽624的部分可被摻雜，以形成低側功率晶體管的漏極區。類似地，在部分126中 的高側功率晶體管內，半導體層304的與溝槽624間隔開的部分可被摻雜以形成高側功率 晶體管的漏極區。相同的注入步驟可用于形成這兩個摻雜區，且掩模可在集成電路的其它 部分上形成。在部分136中的半導體層304的部分被摻雜之后，掩模被移除。在圖8中，傳導插塞824形成以將傳導結構724電連接到摻雜結構526和可能連 接到半導體層304內的其它區域。傳導插塞824可使用用于傳導結構724的任何材料或 形成方法來形成，除了在本實施方式中傳導插塞824并不凹進溝槽624內。傳導插塞824 和傳導結構724可包括相同的材料或部分的材料，并可使用相同的技術或不同的技術來形 成。在該工藝中在此時，襯墊層502和終止層504被移除。在另一實施方式中，如果需要， 覆蓋在半導體層304上的傳導插塞824的部分可被移除，以便獲得相對平坦的表面(即，傳 導插塞824的頂部處于與半導體層304的主表面305大約相同的高度)。在該工藝中在此時，與主表面305相鄰的電子部件形成可開始，或如果電子部件 的制造已經開始，則制造可繼續。圖9包括在執行制造過程的一部分之后部分地形成的集 成電路的圖示。注入屏蔽層(未示出)可在主表面305上形成。摻雜區可選擇性地在半導 體層304內并在內部部分426和428內形成。摻雜區可分別包括高側和低側功率晶體管的 漏極區902和904。每個漏極區902和904包括相對較高的摻雜濃度和較深的部分以及相 對較輕的摻雜濃度和較淺的部分。較深的部分是高度傳導性的并設計成處于高電壓，而較 淺的部分稍微更加電阻性的并減小在隨后形成的柵極介質層和柵電極附近的電壓。在高電 壓應用于高側或低側功率晶體管的漏極的正常操作條件下，漏極區902或904的較淺部分 的大部分或全部將耗盡載流子，而漏極區902或904的較深部分的大部分或全部將不耗盡
10載流子。在特定的非限制性實施方式中，漏極區902或904的較淺部分是與隱埋傳導區102 間隔開的水平定向的摻雜區。在正常操作狀態中，流經漏極區902或904的較淺部分的主 要載荷子(電子)或電流將在水平方向。漏極區902或904的較深部分可使用相同的掩蔽層和摻雜參數形成。較深部分 可包括與摻雜結構526的摻雜類型相反的摻雜類型，并具有至少大約1019atOmS/Cm3的摻 雜濃度，而較淺部分可包括與摻雜結構526的摻雜類型相反的摻雜類型，并具有小于大約 1019atomS/Cm3和至少大約1016atomS/Cm3的摻雜濃度。在特定的實施方式中，使用與彼此相 比相同的掩蔽層和相同的注入物質以及其它注入參數可形成較深部分，而使用與彼此相比 相同的掩蔽層和相同的注入物質以及其它注入參數可形成較淺部分；然而，與較淺部分比 較，對于較深部分，掩蔽層和注入物質以及參數可能不同。較淺部分具有在大約0. 1微米到大約0. 5微米的范圍內的深度，并從較深部分在 大約0.2微米到大約2.0微米的范圍內橫向延伸。橫向尺寸(從垂直定向的傳導結構或漏 極區902和904的較深部分)可取決于正形成的功率晶體管的源極和漏極之間的電壓差。 當晶體管的源極和漏極之間的電壓差增加時，橫向尺寸也可增加。在實施方式中，電壓差不 大于大約30V，而在另一實施方式中，電壓差不大于大約20V。較淺部分內的峰值摻雜濃度 可在大約2xl017atoms/cm3到大約2xl018atoms/cm3的范圍內，而在特定的實施方式中，在大 約 4xl017atoms/cm3 到大約 7xl017atoms/cm3 的范圍內。在可選實施方式中，漏極區902和904的較淺部分可在高側和低側功率晶體管的 單位單元的長度上連續延伸(即，延伸到將隨后形成溝道和源極區的區域)。以后將描述的 溝道區摻雜相稱地增加，以反向摻雜溝道區內的漏極區的部分。將漏極區902和904的較 淺部分延伸到溝道區中的優點是它減小或消除了漏極掩蔽層的未對準的影響。在另一實施 方式中，可消除該掩蔽層，允許形成漏極區902和904的較淺部分的注入物在整個工件上是 連續的。絕緣層922在傳導插塞824上形成。絕緣層922包括具有不同厚度的至少兩種不 同類型的區。實質上，絕緣層922具有階梯形配置。在高側和低側功率晶體管內，如圖9所 示，絕緣層922包括三個區，每個區都有不同的厚度。絕緣層922可以或可以不包括注入屏 蔽層。絕緣層922的較薄區覆蓋在漏極區902和904的相對較淺的部分上，并覆蓋在主表面 305附近和漏極區902和904外部的半導體層304的部分上。較厚的區覆蓋在漏極區902 和904的較深部分上。中間區可位于較薄和較厚的區之間，并且是可選的特征。在實施方式中，較薄的區具有至少大約0. 02微米或至少大約0. 05微米的厚度，而 在另一實施方式中，較薄的區具有不大于大約0. 2微米或不大于大約0. 1微米的厚度。在 實施方式中，較厚的區具有至少大約0. 15微米或至少大約0. 25微米的厚度，而在另一實施 方式中，較厚的區具有不大于大約0.8微米或不大于大約0.5微米的厚度。中間區(在較 薄和較厚的區之間)可具有實質上與較薄的區或較厚的區相同的厚度或在較薄和較厚的 區的厚度之間的厚度。在實施方式中，中間區具有至少大約0. 05微米或至少大約0. 15微 米的厚度，而在另一實施方式中，中間區具有不大于大約0. 5微米或不大于大約0. 25微米 的厚度。在特定的實施方式中，較薄的區具有在大約0. 03微米到大約0. 08微米的范圍內 的厚度，較厚的區具有在大約0. 3微米到大約0. 5微米的范圍內的厚度，而中間區具有在大 約0. 13微米到大約0. 2微米的范圍內的厚度。
絕緣層922可通過不同的技術形成并實現從橫截面視圖中看到的不同形狀。絕緣 層922可由沉積在工件上的單個絕緣膜或多個絕緣膜形成。單個絕緣膜或多個絕緣膜可包 括氧化物、氮化物、氧氮化物或其組合。在特定的實施方式中，與遠離注入屏蔽層1100的相 應點比較，對于較接近于注入絕緣層1100的點，絕緣層922的特征可不同。在實施方式中， 絕緣層922的成分可在沉積期間或之間改變。例如，氧化物膜可較接近于半導體層304，且 氮化物膜可沉積在氧化物膜上。在另一實施方式中，摻雜物例如磷可在沉積的后期以增加 的濃度合并。在又一實施方式中，膜內的應力可通過改變沉積參數(例如，射頻功率、壓力 等)而改變，即使成分實質上在絕緣層922的整個厚度中是相同的。在另外的實施方式中， 可使用前述各項的組合。掩模在較厚的區和中間區上形成，且圖案化技術用于獲得期望的 形狀。這些技術包括各向同性地蝕刻絕緣層922的一部分、蝕刻絕緣材料并蝕刻上覆的掩 模的側壁蝕刻、利用不同的成分(摻雜氧化物蝕刻比未摻雜的氧化物蝕刻快)、由側壁隔板 遵循的圖案化、另一適當的技術或其任何組合。傳導層944沉積在絕緣層922上，并被圖案化以形成開口 946，在該開口 946處隨 后對漏極區902產生漏極接觸結構。傳導層944包括傳導材料或可例如通過摻雜變成傳導 性。更具體地，傳導層944可包括摻雜半導體材料(例如，重摻雜非結晶硅、多晶硅等)、包 含金屬的材料(耐熔金屬、耐熔金屬氮化物、耐熔金屬硅化物等)或其任何組合。傳導層 944具有在大約0. 05微米到大約0. 5微米的范圍內的厚度。在特定的實施方式中，傳導層 944是用于形成傳導電極的傳導電極層。傳導層944被圖案化，以便隨后形成的漏極接觸結 構不電短路到傳導層944。覆蓋在部分122、124、132和134內的傳導插塞824上的傳導層 944的部分可用于幫助使隨后形成的上覆互連屏蔽于電連接到隱埋傳導區102的傳導插塞 824產生的電場或其它電效應。圖10示出基本上完整的高側和低側功率晶體管的橫截面視圖的圖示。前面描述 了晶體管的很多特征，因此，描述額外的特征。在圖10中，絕緣層1402在傳導層944上形 成。絕緣層1402可包括單個膜或多個膜。絕緣層1402內的每個膜可包括氧化物、氮化物、 氧氮化物或其組合。在另一特定的實施方式中，氮化物膜放置成最接近于傳導層944，并具 有在大約0. 05微米到大約0. 2微米的范圍內的厚度。氧化物膜覆蓋在氮化物膜上，并具有 在大約0. 2微米到大約0. 9微米的范圍內的厚度。減反射膜可覆蓋在氧化物膜上或可包括 在絕緣層1402內的其它地方。例如，可選擇具有適當厚度的氮化物膜，以作為蝕刻終止層 和作為減反射膜使用。在另一實施方式中，可使用或多或少的膜，且如這里所述的厚度僅僅 是例證性的，并不意味著限制本發明的范圍。絕緣層1402、傳導層944和絕緣層922被圖案化以形成開口。這些開口在漏極區 902和904的部分上形成。這些部分允許漏極區902和904的部分位于隨后形成的柵電極 的部分之下。絕緣隔板1404沿著開口的側面形成。絕緣隔板1404使傳導層944與隨后形 成的柵電極電絕緣。絕緣隔板1404可包括氧化物、氮化物、氧氮化物或其組合，并在絕緣隔 板1404的底部處具有在大約50nm到大約200nm的范圍內的寬度。柵極介質層1422、阱區1426和1427以及柵電極1424和1425形成。絕緣層922 的部分通過蝕刻移除，且柵極介質層1422在工件的被暴露表面上形成。在特定的實施方 式中，柵極介質層1422包括氧化物、氮化物、氧氮化物或其組合，并具有在大約5nm到大約 IOOnm的范圍內的厚度，且傳導層在柵極介質層1422上形成。傳導層可為柵電極1424和1425的部分，但未被單獨示出。傳導層可在被沉積時為傳導性的，或可被沉積為高電阻層 (例如，未摻雜的多晶硅)并隨后變成傳導性的。傳導層可包括包含金屬或包含半導體的 材料。傳導層的厚度被選擇成使得從頂視圖看傳導層的實質上垂直的邊緣在漏極區902和 904的邊緣附近。在實施方式中，傳導層被沉積到大約0. 1微米到大約0. 15微米的厚度。在傳導層形成之后，半導體層304可被摻雜，以形成阱區1426和1427。阱區1426 和1427的傳導類型與漏極區902和904的傳導類型相反。在實施方式中，硼摻雜物通過傳 導層和柵極介質層1422被引到半導體層304中，以為阱區1426和1427提供ρ型摻雜物。 在一個實施方式中，阱區1426和1427具有比隨后形成的源極區的厚度更大的厚度，而在另 一實施方式中，阱區1426和1427具有至少大約0. 5微米的厚度。在另一實施方式中，阱區 1426和1427具有不大于大約2. 0微米的厚度，而在又一實施方式中，不大于大約1. 5微米。 作為例子，可使用兩個或多個離子注入形成阱區1426和1427。在特定的例子中，使用大約 1. 0xl013atoms/cm2的劑量執行每個離子注入，且這兩個注入具有大約25KeV和大約50KeV 的能量。在另一實施方式中，在形成阱區中可執行或多或少的離子注入。可按不同的能量 使用不同的劑量，或高或低的劑量、或高或低的能量或其任何組合可用于滿足特定應用的 要求或需要。在可選的實施方式(未示出)中，形成阱區1426和1427的離子注入的劑量增加， 以在較淺部分的部分在晶體管的單位單元延伸時，補償漏極區902和904的較淺部分。在 又一實施方式中，在形成柵電極1424和1425的傳導層之前，執行形成阱區1426和1427的 注入，并使用側壁隔板1404作為硬掩模邊緣來代替柵電極1424和1425內的傳導層的一部 分。在另一特定的實施方式中，可合并這兩個實施方式。額外的傳導材料沉積在傳導層上并被蝕刻以形成柵電極1424和1425。額外的傳 導材料可包括前面關于沉積在柵極介質層1422上的傳導層描述的并在形成阱區1426和 1427之前的任何材料。類似于以前的傳導層，額外的傳導材料在被沉積時為傳導性的，或 可被沉積為高電阻層(例如，未摻雜的多晶硅)并隨后變成傳導性的。就傳導層和額外的 傳導材料之間而言，它們可具有相同的成分或不同的成分。包括傳導層和額外的傳導材料 的復合傳導層的厚度具有在大約0. 2微米到大約0. 5微米的范圍內的厚度。在特定的實施 方式中，額外的傳導材料包括多晶硅，并可在沉積期間摻雜有η型摻雜物，或使用離子注入 或另一摻雜技術被隨后摻雜。復合傳導層被各向異性地蝕刻以形成柵電極1424和1425。 在所示實施方式中，柵電極1424和1425在不使用掩模情況下形成并具有側壁隔板的形狀。 絕緣層(未示出)可從柵電極1424和1425熱生長，或可沉積在工件上。絕緣層的厚度可 在大約IOnm到大約30nm的范圍內。可使用離子注入形成源極區1432和1433。源極區1432和1433被重摻雜，并具 有與阱區1426和1427比較相反的傳導類型和與漏極區902和904相同的傳導類型。阱區 1426位于源極區1432和漏極902之間并在柵電極1424下面的部分是高側功率晶體管的溝 道區，而阱區1427位于源極區1433和漏極904之間并在柵電極1425下面的部分是低側功 率晶體管的溝道區。絕緣隔板1428沿著柵電極1424和1425形成，并覆蓋源極區1432和1433較接近 于柵電極1424和1425的部分，其中源極區1432和1433的被暴露部分位于較接近于傳導 插塞824。絕緣隔板1428可包括氧化物、氮化物、氧氮化物或其任何組合，在絕緣隔板1428
13的底部處具有在大約50nm到大約500nm的范圍內的寬度。源極區1432和1433的被暴露部分被蝕刻以分別暴露在下面的阱區1426和1427 的部分。根據傳導插塞824的成分，當源極區1432和1433被蝕刻時，傳導插塞824的部分 可以或可以不被蝕刻。如果傳導插塞824和半導體層304 (阱區1426和1427以及源極區 1432和1433從其形成)主要是硅，則當蝕刻通過源極區1432和1433時，可蝕刻被暴露的 傳導插塞824的部分或全部。如果傳導插塞824以及源極區1432和1433包括不同的材料， 則當蝕刻通過源極區1432和1433時，實質上可不蝕刻傳導插塞824或蝕刻其微小部分。阱接觸區1434和1435分別從阱區1426和1427的被暴露部分形成。阱接觸區 1434和1435具有與阱區1426和1427相同的傳導類型，并具有與源極區1432和1433比較 相反的傳導類型。在特定的實施方式中，阱接觸區1434和1435具有至少大約1019atomS/ cm3的摻雜濃度，以允許隨后形成歐姆接觸。在另一實施方式(未示出)中，與阱區1426和1427相同的傳導類型并與源極區 1432和1433相反的傳導類型的額外注入可用于在源極區1432和1433之下形成阱接觸區。 在形成源極區1432和1433之前或之后以及在形成絕緣隔板1428之前可執行該額外的注 入。在該實施方式中，阱接觸區實質上在所有源極區1432和1433之下。在源極區1432和 1433和阱接觸區形成之后，絕緣隔板1428形成，使得只有源極區1432和1433的部分被覆 蓋。如前所述的蝕刻被執行，以移除源極區1432和1433的部分并暴露在下面的阱接觸區 的部分。返回到如圖10所示的實施方式，絕緣隔板1428的部分被蝕刻以暴露源極區1432 和1433的部分。接著形成傳導帶1462以將源極區1432、阱接觸區1434和相應的傳導插塞 824電連接在一起，并形成其它傳導帶1462以將源極區1433和阱接觸區1435電連接在一 起。在特定的實施方式中，耐熔金屬例如Ti、Ta、W、Co、Pt等可沉積在工件上，并選擇性地 與被暴露的硅例如實質上單晶或多晶硅反應，以形成金屬硅化物。未反應的部分覆蓋在絕 緣層1402上，且絕緣隔板1428被移除，因而留下傳導帶1462。雖然沒有示出，柵電極1424 和1425的最上面的部分可被暴露并與耐熔金屬起反應。然而，在這樣的位置處的金屬硅化 物與鄰接源極區1432和1433以及阱接觸區1434和1435的金屬硅化物間隔開，因此，在柵 電極1424和1425與任何源極區1432和1433以及阱區1426和1427之間不形成電短路。 在該工藝中在此時，形成如圖10所示的高側和低側功率晶體管。可執行隨后的處理以形成 互連或其它連線，以將集成電路的不同部分正確連接到集成電路的端子或其它部分。雖然未示出，可按需要或期望使用額外的或較少的層或特征，以形成電子器件。場 隔離區沒有示出，但可被用于幫助高側功率晶體管的部分與低側功率晶體管電隔離。在另 一實施方式中，可使用更多的絕緣和互連級。例如，特定的互連級可用于傳導層944，且不同 的互連級可用于柵電極1424和1425。無源層可在工件上形成。在閱讀了本說明書之后，技 術人員將能夠確定用于其特定應用的層和特征。電子器件可包括實質上與圖10所示的功率晶體管相同的很多其它功率晶體管。 高側功率晶體管可彼此并聯連接，且低側功率晶體管可彼此并聯連接。任一或兩種配置可 給出電子器件的足夠有效的溝道寬度，其可支持在電子器件的正常操作期間使用的相對高 的電流流量。在特定的實施方式中，每個功率晶體管可設計成有大約30V的最大源極到漏 極電壓差，以及大約20V的最大源極到柵極電壓差。在正常操作期間，源極到漏極電壓差不大于大約20V，而源極到柵極電壓差不大于大約9V。傳導層944可在正常操作期間相對于 高側或低側晶體管的源極端子保持在實質上恒定的電壓處，以減小漏極到柵極電容。在特 定的實施方式中，傳導層944可在實質上0V，在這種情況下，傳導層944可充當接地平面。 在另一實施方式中，傳導層944接近高側功率晶體管的一部分可耦合到源極區1432，而傳 導層944接近低側功率晶體管的另一部分可耦合到源極區1433。執行進一步的處理以形成可部分地或完全位于內部部分426或428或半導體層 304的其它部分內的電子部件。電子部件可包括晶體管、電阻器、電容器、二極管等。晶體管 可包括場效應晶體管或雙極晶體管。每個晶體管可設計成在小于大約IOV的源極到漏極或 發射極到集電極電壓差、在大約IOV和大約50伏之間的源極到漏極或發射極到集電極電壓 差、或大于大約50V的源極到漏極或發射極到集電極電壓差處正常操作。圖11到15包括 可在如圖9所示的部分122、124、132和134內形成的電子部件的圖示。圖11包括MOSFET結構的橫截面視圖。半導體區1002可位于半導體層304內或 內部部分426或428內。柵極介質層1022和柵電極1024可在半導體區1002上形成。源 極/漏極區1004可從半導體區1002的部分形成。在形成源極/漏極區1004的輕摻雜漏 極或延伸部分之后且在形成源極/漏極區1004的較重摻雜和較深部分之前可形成側壁隔 板1026。圖11示出的晶體管結構可為ρ溝道晶體管或η溝道晶體管。晶體管可為增強模 式晶體管或耗盡模式晶體管。在特定的實施方式中，源極/漏極區1004具有與半導體區 1002的傳導類型相反的傳導類型。在另一實施方式中，源極/漏極區1004可彼此電連接， 且因而產生的結構充當電容器。可形成額外的晶體管以形成電路，例如反相器、鎖存器等。在特定的實施方式中， 具有類似于圖11所示的晶體管結構的晶體管可允許η溝道晶體管至少部分地位于部分122 內的半導體層304內，ρ溝道晶體管至少部分地位于部分124內的內部部分426內，另一 η 溝道晶體管至少部分地位于部分132內的內部部分428內，以及另一 ρ溝道晶體管至少部 分地位于部分134內的內部部分426內。部分122和124內的電子部件可為用于控制高側 功率晶體管的控制電極(例如，柵電極或基極區)的控制電路的至少一部分，以及部分132 和134內的電子部件可為用于控制低側功率晶體管的控制電極(例如，柵電極或基極區) 的控制電路的至少一部分。圖12包括電阻器的橫截面視圖。半導體區1102可位于半導體層304內或內部部 分426或428內。端子區1104可從半導體區1102的部分形成。電阻器主體區1126可在 端子之間形成。與端子區1104比較，電阻器主體區1126可被更輕摻雜，并對電阻器的電阻 有明顯更大的影響。在特定的實施方式中，端子區1104和電阻器主體區1126具有與半導 體區1102的傳導類型相反的傳導類型，并完全位于半導體區1102內。圖13包括雙極晶體管的橫截面視圖。半導體區1202可位于半導體層304內或內 部部分426或428內。集電極1222可為摻雜結構416或418的部分或可與摻雜結構416 和418分離并間隔開。摻雜區1224相鄰于集電極1222放置。在特定的實施方式中，與集 電極1222比較，摻雜區1224具有相同的傳導類型和較輕的峰值摻雜濃度。摻雜區1224是 可選的，并可在另一實施方式中省略。在圖13所示的實施方式中，集電極1222包圍基極區 1242的底部和側面。與集電極1222比較，基極區1242具有相反的傳導類型和更輕的峰值 摻雜濃度。與基極區1242比較，接觸區1244具有相同的傳導類型和更重的峰值摻雜濃度。
15接觸區可允許形成與基極區1242的歐姆接觸。發射極區1262相鄰于基極區1242放置。與 基極區1242比較，發射極區1262具有相反的傳導類型和更重的峰值摻雜濃度。所示的雙 極晶體管可為npn或pnp雙極晶體管。雙極晶體管可為垂直晶體管(如主電流流量所確定 的)，如圖13所示，或為橫向晶體管(未示出)。圖14包括另一 MOSFET結構的橫截面視圖。圖14中的特定晶體管是橫向擴散 MOSFET(LDMOS)晶體管。半導體區1302可位于半導體層304內或內部部分426或428內。 摻雜區1304和1306可包括具有不同的傳導類型的阱區。摻雜區1304和1306的摻雜濃度 可彼此相同或不同。柵極介質層1322和柵電極1324可在摻雜區1304上形成。源極區1362和主體接 觸區1364可從摻雜區1304的部分形成，而漏極區1366可從摻雜區1306的部分形成。與摻 雜區1304比較，源極區1362具有相反的傳導類型和更重的峰值摻雜濃度。與摻雜區1304 比較，主體接觸區1364具有相同的傳導類型和更重的峰值摻雜濃度。在特定的實施方式 中，源極區1362和主體接觸區1364彼此電連接。與摻雜區1306比較，漏極區1366具有相 同的傳導類型和更重的峰值摻雜濃度。摻雜區1304在源極區1362和摻雜區1306之間并 相鄰于柵極介質層1322的部分是LDMOS晶體管的溝道區。LDMOS晶體管可為η溝道晶體管 或P溝道晶體管。圖15包括一特定晶體管的橫截面視圖，該晶體管具有來自如所示和關于圖10描 述的高功率和低功率晶體管的特征。與高側和低側功率晶體管不同，該特定晶體管沒有電 連接到隱埋傳導區102的電極。因此，該晶體管結構與傳導結構724和傳導插塞824間隔 開。該特定晶體管可為η溝道或ρ溝道晶體管。該結構優于圖14中的LDMOS晶體管的優 點是，不需要在形成高側功率晶體管期間的額外的處理步驟，以及其固有的電特征例如閾 值和擊穿電壓可類似于高側晶體管。都在圖13、14和15中示出的雙極晶體管、LDMOS晶體管和特定晶體管可為通常在 高于數字邏輯晶體管(例如圖11所示的晶體管)且小于高側和低側功率晶體管的源極到 漏極電壓處操作的功率晶體管。在非限制性的例子中，這樣的晶體管可通常在大約IOV到 大約50V的源極到漏極電壓處操作，且高側和低側功率晶體管通常在大于大約50V的源極 到漏極電壓處操作。在其它實施方式中，源極到漏極電壓的不同范圍可用于這些功率晶體 管。如果需要或希望，可使用如圖13、14或15所示的任何晶體管來代替或結合如圖13、14 或15所示的另一晶體管。圖10到15包括可如這里所述而形成的一些電子部件。在閱讀了本說明書之后， 技術人員將認識到，除了或代替前面描述的電子部件，可形成其它電子部件。在另一實施方 式中，并不是所有的部分122、124、126、132、134和136都需要形成。例如，如果只有η溝道 晶體管而沒有P溝道晶體管形成，則部分124和134可能不需要并可被省略，或如果只有ρ 溝道晶體管而沒有η溝道晶體管形成，則部分122和132可能不需要并可被省略。在閱讀 了本說明書之后，技術人員可對特定的應用調整集成電路的設計。根據這里所述的概念，可將集成電路形成為使得高側和低側功率晶體管與控制電 路和可能在同一晶粒的不同部分內的其它電路集成。可降低寄生電阻和電感，因為不再需 要高側功率晶體管、低側功率晶體管的單獨晶粒之間的電線接合，且不需要功率晶體管的 控制電路。較低的寄生電阻和電感提高了電子器件的性能，并可允許形成較小的電子器件。
減小在不同區中的晶體管之間的寄生電感的一個特別的益處允許在高側和低側 晶體管的控制電極處接收控制信號時減少的延遲時間，以及在高側和低側功率晶體管之間 轉換時減小轉換或輸出節點的振鈴。在此瞬變現象期間，高側和低側功率晶體管之間的寄 生電感與低側晶體管的輸出電容起反應以形成諧振電路。該諧振電路可能在電路的輸出節 點上產生不希望有的高頻電壓擺動。這些電壓擺動可能在器件上產生不希望有的電壓應 力，復雜化控制電路，并減小電壓調節器的總的功率消耗轉換效率。這里所述的實施方式可 實現高側和低側功率晶體管之間的寄生電感的減小，從而最小化輸出節點振鈴。此外，在高 側和低側功率晶體管之間的剩余寄生由隱埋傳導層的電阻主導，導致在輸出節點處的振鈴 的更有效的衰減。通過成對地合并小的高側和低側功率晶體管并接著將這些晶體管中的多對并聯 連接在一起以產生較大的有效器件，可使兩種晶體管類型之間的寄生電阻減小得更多。如 果這些對中的高側和低側功率晶體管之間的平均橫向距離小于隱埋傳導層的厚度，則來自 高側晶體管的電流不必流經隱埋傳導層的整個厚度以到達低側晶體管，從而減小總寄生電 阻。如果需要或希望的話，可使用其它實施方式。現在注意力指向關于阱區和半導體 層304內的其它摻雜區以及垂直傳導結構的變形的可選方案。如前所述，在圖4中，部分124包括集成電路的一部分的圖示，其中摻雜結構416， 包括隱埋摻雜區206和垂直部分406圍繞半導體層304的內部部分426。如前所述，可能 不需要摻雜結構。在圖16中，通過對半導體層中內部部分426原本所處的那部分摻雜可形 成摻雜區1526。在特定的實施方式中，類似于圖4中的注入式屏蔽層402的注入式屏蔽層 和掩蔽層在半導體層304上形成。在該實施方式中，掩蔽層中的開口相應于摻雜物被引入 半導體層304中的位置。摻雜物被注入到半導體層304中以形成摻雜區1526。與半導體 層304比較，摻雜區1526的傳導類型可為相同或不同的傳導類型。摻雜區1526本身可是 阱區或包括半導體層304的部分的較大阱區的部分。在特定的實施方式中，摻雜區1526的 摻雜濃度比隱埋摻雜區106更接近于半導體層304的摻雜濃度。處理可如前所述繼續。類 似于摻雜區1526的摻雜區可分別代替摻雜結構416和418以及部分134和132中的內部 部分426和428而形成，或可從部分122中的半導體層的一部分形成。在閱讀了本說明書 之后，技術人員將能夠確定類似于摻雜區1526的摻雜區或摻雜結構416和418以及內部部 分426和428的組合是否和在哪里形成，或沒有一個(即，沒有摻雜區或組合)在集成電路 的特定部分中形成。如前所述，在圖5中摻雜結構526的垂直摻雜區524以及在圖6中在形成溝槽624 之后絕緣側壁隔板626沿著溝槽624的壁形成。在另一實施方式中，垂直摻雜區524、絕緣 側壁隔板626或兩者省略。當在特定的部分中由隱埋摻雜區所占據的面積(從頂視圖)明 顯大于在同一部分內的垂直摻雜區524和半導體層304之間的可能界面面積時，可省略垂 直摻雜區524。此外，技術人員可考慮該部分內的電場以確定是否可省略垂直摻雜區524而 沒有明顯不利的影響。一般，如果使用了任何垂直摻雜區524，則可使用增加額外的垂直摻 雜區524，而不引起額外的處理步驟或復雜性。參考圖17，在一個特定的實施方式中，不執行用于形成垂直摻雜區524的工藝步 驟。形成類似于溝槽624的的溝槽，其延伸部分或完全通過半導體層304。在該特定的實施方式中，省略了用于形成絕緣側壁隔板626的工藝步驟。傳導結構724接著在溝槽內形成， 且接著使用如前所述的任何技術形成傳導插塞824。隱埋摻雜區106和隱埋傳導結構102 通過傳導結構724彼此電連接。在又一實施方式中，使用不同的技術可形成垂直摻雜區例如垂直摻雜區524，且傳 導插塞824可不在所有部分內形成或可根本不形成。在圖18中，可省略用于形成垂直摻雜 區524的摻雜序列。在形成延伸通過半導體層304的溝槽之后，包括襯墊層502和終止層 504(在圖18中未示出)的摻雜半導體層保形地沉積在工件上并沉積在溝槽內。摻雜半導 體層各向異性地被蝕刻，以移除覆蓋在終止層504和溝槽底部上的摻雜半導體層，并留下 摻雜半導體隔板1722。摻雜半導體隔板1722可具有與如前所述的垂直摻雜區524相同的 摻雜物類型和濃度。可如前所述形成絕緣側壁隔板626。可使用關于垂直傳導結構1724描 述的技術形成垂直傳導結構1724，不過垂直傳導結構1724的頂部不凹進溝槽內。如果以前 在形成絕緣側壁隔板626之后沒有移除襯墊層502和終止層504，則可移除它們。在另一實 施方式中，垂直傳導結構1724以及垂直傳導結構724和傳導插塞824的組合可在同一集成 電路的不同部分中形成。在另一實施方式中，可形成另一類型的垂直傳導結構。例如，雖然沒有在圖7到9 中示出，垂直傳導結構可在部分132內形成。參考圖19，使用關于溝槽624描述的任何技術 可形成溝槽1802，除了溝槽1802朝著隱埋傳導區102僅部分地在半導體層304延伸。使用 關于絕緣側壁隔板626描述的任何技術可形成絕緣側壁隔板1804。執行另一蝕刻以使溝 槽延伸到隱埋傳導區102。在圖20中，使用用于形成如前所述的結構724和傳導插塞824 的任何技術形成傳導結構1924和傳導插塞1926。在另一實施方式中，垂直傳導結構1924 和傳導插塞1926的組合以及垂直傳導結構724和傳導插塞824的組合可在同一集成電路 的不同部分中形成。在又一實施方式(未示出)中，溝槽可不完全延伸到隱埋傳導區102。 可形成具有相鄰于但未到達隱埋傳導層的底部的溝槽。摻雜半導體材料可在溝槽內形成， 且可執行擴散操作以使摻雜物擴散到隱埋傳導區102。在閱讀了本說明書之后，技術人員將認識到，可使用很多其它實施方式而不偏離 這里所述的概念。使用中的靈活性以及不同結構和摻雜區的形成允許技術人員調整結構和 工藝流程以實現不同的應用或更好地利用現有的設備和技術，而不必形成具有復雜處理工 藝的新的工藝步驟或工藝流程。如果需要或希望，對于集成電路的全部或一部分，可顛倒傳 導類型。這里所述的實施方式可包括具有小于大約1019atOmS/Cm3的峰值摻雜濃度的區。如 果需要或希望與包含金屬的材料的歐姆接觸，則這樣的摻雜區的一部分可被局部摻雜以具 有至少大約1019atomS/Cm3的峰值摻雜濃度。在非限制性的例子中，隱埋摻雜區106可具有 小于大約1019atomS/Cm3的峰值摻雜濃度。如果傳導結構724包括W或WSi，則隱埋摻雜區 106在傳導結構724附近的部分，例如沿著溝槽624的底部的部分可被注入，以將峰值摻雜 濃度局部增加到至少大約1019atomS/Cm3，以幫助在隱埋摻雜區106和傳導結構724之間形 成歐姆接觸。很多不同的方面和實施方式是可能的。下面描述這些方面和實施方式。在閱讀了 本說明書之后，技術人員將認識到，這些方面和實施方式僅僅是示例性的，而不是限制本發 明的范圍。
在第一方面，電子器件可包括集成電路，電子器件可包括隱埋傳導區和覆蓋在隱 埋傳導區上的半導體層。半導體層具有主表面和相對的表面，且隱埋傳導區可放置成與到 主表面相比更接近于該相對的表面。電子器件還可包括延伸通過半導體層并電連接到隱埋 傳導區的第一垂直傳導結構。電子器件還可包括第一摻雜結構和第一阱區。第一摻雜結構 可具有與隱埋傳導區比較相反的傳導類型并電連接到隱埋傳導區，第一摻雜結構可放置成 與到主表面相比更接近于相對的表面。第一阱區可包括半導體層的第一部分，其中第一部 分覆蓋在第一摻雜結構上，且第一部分具有與第一摻雜結構比較更低的摻雜濃度。在第一方面的實施方式中，第一摻雜結構包括相鄰于隱埋傳導區放置的水平部 分，包括相鄰于第一垂直傳導結構放置的垂直部分，并電連接到第一垂直傳導結構。在另一 實施方式中，第一阱區還包括第二摻雜結構，其中第二摻雜結構與第一摻雜結構間隔開，第 一摻雜結構包圍第二摻雜結構，且第二摻雜結構具有與第一部分比較更高的摻雜濃度。在 又一實施方式中，第一阱區和隱埋傳導區具有相同的傳導類型或相反的傳導類型。在第一方面的另一實施方式中，電子器件還包括第二阱區，第二阱區包括半導體 層的第二部分，其中第二阱區與第一阱區和第一摻雜結構間隔開。在特定的實施方式中，電 子器件還包括延伸通過半導體層并電連接到隱埋傳導區的第二垂直傳導結構，并且還包括 與第一摻雜結構間隔開并具有與隱埋傳導區比較相反的傳導類型的第二摻雜結構。第二摻 雜結構可包括相鄰于隱埋傳導區放置的水平部分和相鄰于第二垂直傳導結構放置的垂直 部分，電連接到第二垂直傳導結構，并包圍半導體層的第二部分。在第一方面的另一特定的實施方式中，電子器件還包括延伸通過半導體層并電連 接到隱埋傳導區的第二垂直傳導結構。電子器件還進一步包括與第一摻雜結構間隔開并具 有與隱埋傳導區比較相反的傳導類型以及電連接到隱埋傳導區的第二摻雜結構，隱埋傳導 區放置成與到主表面相比更接近于相對的表面。在又一特定的實施方式中，第二阱區還包 括第二摻雜結構，其中第二摻雜結構鄰接并包圍第二部分，且第二摻雜結構具有與第二部 分比較更高的摻雜濃度。在另一特定的實施方式中，電子器件還包括第三阱區，第三阱區包括半導體層的 第三部分，其中第三阱區與第一和第二阱區間隔開。在更特定的實施方式中，第三阱區還包 括第二摻雜結構，其中第二摻雜結構鄰接并包圍第三部分，且第二摻雜結構具有與第三部 分比較更高的摻雜濃度和相同的傳導類型。在另一更特定的實施方式中，電子器件還包括 第四阱區，第四阱區包括半導體層的第四部分，其中第四阱區與第一、第二和第三阱區間隔 開。在第一方面的另一實施方式中，電子器件還包括第二垂直傳導結構和第二摻雜結 構。垂直傳導結構延伸通過半導體層并電連接到隱埋傳導區。第二摻雜結構具有與隱埋傳 導區比較相反的傳導類型，且第二摻雜結構包括相鄰于隱埋傳導區放置的水平部分和相鄰 于第三垂直傳導結構放置的垂直部分。第二摻雜結構電連接到第二垂直傳導結構。第一阱 區和第四阱區具有相反的傳導類型。在特定的實施方式中，第一阱區是P阱區，第二阱區是 η阱區，第三阱區是另一 ρ阱區，而第四阱區是另一 η阱區。在第一方面的更特定的實施方式中，集成電路還包括第一功率晶體管和第二功率 晶體管。第一功率晶體管包括第一載流電極、第二載流電極和第一控制電極，其中第一載流 電極耦合到第一端子。第二功率晶體管包括第三載流電極、第四載流電極和第二控制電極。在集成電路中，第二載流電極、第三載流電極和隱埋傳導層彼此電連接。第四載流電極耦合 到設計成在與第一端子不同的電壓處操作的第二端子。集成電路還包括在第一阱區內的第 一電子部件和在第二阱區內的第二電子部件，其中第一部件是耦合到第一控制電極的第一 控制電路的部分，而其中第二部件是耦合到第一控制電極的第一控制電路的部分。集成電 路還進一步包括在第三阱區內的第三電子部件和在第四阱區內的第四電子部件，其中第三 部件是耦合到第二控制電極的第二控制電路的部分，而其中第四部件是耦合到第二控制電 極的第二控制電路的部分。在第二方面，電子器件可包括集成電路，電子器件包括隱埋傳導區和覆蓋在隱埋 傳導區上的半導體層。半導體層可具有主表面和相對的表面，且隱埋傳導區可放置成與到 主表面相比更接近于相對的表面。電子器件還可包括延伸通過半導體層并電連接到隱埋傳 導區的第一垂直傳導結構。電子器件還可進一步包括第一阱區，第一阱區包括第一摻雜結 構，其中第一摻雜結構與隱埋傳導結構和第一垂直傳導結構中的每一個間隔開。電子器件 還可進一步包括至少部分地位于第一阱區內的場效應晶體管。在第二方面的另一實施方式中，電子器件還包括延伸通過半導體層并電連接到隱 埋傳導區的第二垂直傳導結構。該電子器件還可在半導體層內的第二摻雜結構，其中第二 摻雜結構相鄰于隱埋傳導區和第一垂直傳導結構放置。電子器件還可包括第二阱區，第二 阱區包括半導體層的內部部分。第二摻雜結構包圍半導體層的內部部分，且第一阱區和第 二阱區具有相反的傳導類型。在第三方面，形成包括集成電路的電子器件的工藝可包括，設置包括覆蓋在隱埋 傳導區上的半導體層的基底，其中半導體層具有主表面和相對的表面，且隱埋傳導區放置 成與到主表面相比更接近于相對的表面。該方法還可包括在半導體層內形成第一摻雜結 構，其中第一摻雜結構放置成與到主表面相比更接近于相對的表面，并具有與隱埋傳導區 比較相反的傳導類型。該方法還可包括形成延伸通過半導體層的第一垂直傳導結構。在完 成的器件中，第一阱區可包括半導體層的覆蓋在第一摻雜結構上的第一部分，且隱埋傳導 區、第一摻雜結構和第一垂直傳導結構彼此電連接。在第三方面的實施方式中，設置基底并形成第一摻雜結構包括設置包括半導體 層在隱埋傳導區上的第一部分的基底，選擇性地摻雜半導體層的第一部分以形成第一摻雜 結構的第一水平部分，使半導體層的第二部分外延地生長，以及選擇性地摻雜半導體層的 第二部分以形成第一摻雜結構的第一垂直部分。在另一實施方式中，該工藝還包括形成包 括半導體層的第二部分的第二阱區，其中第二阱區具有與第一阱區比較相反的傳導類型。 在特定的實施方式中，該工藝還包括在半導體層內形成第二摻雜結構的第二水平部分，其 中第二水平部分與隱埋傳導區間隔開。該工藝還可包括形成第二摻雜結構的第二垂直部 分，其中第二垂直部分位于第二水平部分和半導體層的主表面之間。在完成的器件中，第二 阱區還包括第二摻雜結構，且第二摻雜結構包圍半導體層的第二部分并具有比半導體層的 第二部分高的摻雜濃度。在第三方面的另一特定的實施方式中，該工藝還包括形成包括半導體層的第三部 分的第三阱區，其中第三阱區與第一和第二阱區間隔開。在更特定的實施方式中，該工藝還 包括在半導體層內形成第二摻雜結構的第二水平部分，以及形成第二摻雜結構的第二垂直 部分，其中第二垂直部分位于第二水平部分和半導體層的主表面之間。在完成的器件中，第三阱區還包括第二摻雜結構，第二摻雜結構包圍半導體層的第三部分，且第二摻雜結構具 有與半導體層的第三部分比較相同的傳導類型和更高的摻雜濃度。在第三方面的另一實施方式中，該工藝還包括形成包括半導體層的第四部分的第 四阱區，其中第四阱區與第一、第二和第三阱區間隔開。在特定的實施方式中，該工藝還包 括在半導體層內形成第二摻雜結構的第二水平部分，其中第二水平部分鄰接隱埋傳導區。 該工藝還包括形成第二摻雜結構的第二垂直部分，其中第二摻雜結構的第二垂直部分位于 第二摻雜結構的第二水平部分之間并沿著半導體層的大部分厚度延伸。該工藝還包括形成 延伸通過半導體層的第二垂直傳導結構。在完成的器件中，第二摻雜結構包圍半導體層的 第四部分，第一阱區和第四阱區具有相反的傳導類型，且隱埋傳導區、第二垂直傳導結構和 摻雜區彼此電連接。在另一特定的實施方式中，第一阱區是P阱區，第二阱區是η阱區，第 三阱區是另一 P阱區，而第四阱區是另一 η阱區。在第三方面的更特定的實施方式中，該工藝還包括在第一阱區內形成第一電子 部件，其中第一電子部件是第一控制電路的部分；在第二阱區內形成第二電子部件，其中第 二電子部件是第一控制電路的部分；在第三阱區內形成第三電子部件，其中第三電子部件 是第二控制電路的部分；以及在第四阱區內形成第四電子部件，其中第四電子部件是第二 控制電路的部分。該工藝還可包括形成第一功率晶體管的第一載流電極、第二載流電極和 第一控制電極，形成第二功率晶體管的第三載流電極、第四載流電極和第二控制電極，以及 將第二載流電極和第三載流電極耦合到隱埋傳導區。該工藝還可包括將第一控制電路耦合 到第一控制電極，將第二控制電路耦合到第二控制電極，將第一載流電極耦合到第一端子， 以及將第四載流電極耦合到設計成在與第一端子不同的電壓處操作的第二端子。注意，并非所有上面在一般描述或例子中描述的活動都是需要的，可能不需要特 定活動的一部分，且除了所描述的那些以外可執行一個或多個進一步的活動。仍然進一步 地，活動被列出的順序不一定是它們被執行的順序。為了清楚起見，這里在分開的實施方式的背景中描述的某些特征也可結合單個實 施方式被提供。相反，為了簡潔起見，在單個實施方式的背景中描述的各種特征也可單獨地 或以任何子組合的方式被提供。進一步地，對在范圍中規定的值的參考包括在該范圍內的 每個值。上面關于特定的實施方式描述了益處、其它優點和對問題的解決方案。然而，益 處、其它優點和問題的解決方案以及使得益處、優點或解決方案出現或變得更顯著的任何 特征不應被解釋為任何或所有權利要求的關鍵的、所需的或本質的特征。這里描述的實施方式的說明書和圖示用來提供對不同實施方式的結構的一般理 解。說明書和圖示沒有被規定為用作使用這里所述的結構或方法的裝置和系統的所有元件 和特征的排他和全面的描述。也可在單個實施方式中以組合的方式提供分開的實施方式， 反之，為了簡潔起見，在單個實施方式的背景中描述的各種特征也可被單獨地或以任何子 組合的方式被提供。進一步地，對在范圍中規定的值的參考包括在該范圍內的每個值。只 有在閱讀了本說明書以后，很多其它實施方式對技術人員可能才是明顯的。其它實施方式 可被使用并從可本公開推導出，以便可進行結構置換、邏輯置換或另一改變，而不偏離本公 開的范圍。因此，本公開被視為例證性的，而不是限制性的。
2權利要求
一種包括集成電路的電子器件，包括隱埋傳導區；半導體層，其覆蓋在所述隱埋傳導區上，其中所述半導體層具有主表面和相對的表面，且所述隱埋傳導區與到所述主表面相比更接近于所述相對的表面；第一垂直傳導結構，其延伸通過所述半導體層并電連接到所述隱埋傳導區；第一摻雜結構，其具有與所述隱埋傳導層比較相反的傳導類型，與到所述主表面相比更接近于所述相對的表面，并電連接到所述隱埋傳導區；以及第一阱區，其包括所述半導體層的第一部分，其中所述第一部分覆蓋在所述第一摻雜結構上；以及所述第一部分具有與所述第一摻雜結構比較更低的摻雜濃度。
2.如權利要求1所述的電子器件，其中所述第一摻雜結構 包括相鄰于所述隱埋傳導區放置的水平部分；包括相鄰于所述第一垂直傳導結構放置的垂直部分；以及 電連接到所述第一垂直傳導結構。
3.一種形成包括集成電路的電子器件的工藝，包括設置包括覆蓋在隱埋傳導區上的半導體層的基底，其中所述半導體層具有主表面和相 對的表面，且所述隱埋傳導區放置成與到所述主表面相比更接近于所述相對的表面；在所述半導體層內形成第一摻雜結構，其中所述第一摻雜結構放置成與到所述主表面 相比更接近于所述相對的表面，并具有與所述隱埋傳導區比較相反的傳導類型；以及 形成延伸通過所述半導體層的第一垂直傳導結構，其中，在完成的器件中 第一阱區包括覆蓋在所述第一摻雜結構上的所述半導體層的第一部分；以及 所述隱埋傳導區、所述第一摻雜結構和所述第一垂直傳導結構彼此電連接。
4.如權利要求3所述的工藝，其中設置所述基底并形成所述第一摻雜結構的步驟包括設置包括所述隱埋傳導區上的、所述半導體層的第一部分的基底；選擇性地摻雜所述半導體層的所述第一部分以形成所述第一摻雜結構的水平部分；使所述半導體層的第二部分外延地生長；以及選擇性地摻雜所述半導體層的所述第二部分以形成所述第一摻雜結構的垂直部分。
5.如權利要求1或2所述的電子器件或如權利要求3或4所述的工藝，其中所述第一 阱區還包括第二摻雜結構，其中所述第二摻雜結構與所述第一摻雜結構間隔開； 所述第一摻雜結構包圍所述第二摻雜結構；以及與所述第一阱區的所述第一部分相比，所述第二摻雜結構具有更高的摻雜濃度。
6.如權利要求1或2所述的電子器件或如權利要求3或4所述的工藝，其中所述電子 器件還包括第二阱區，所述第二阱區包括所述半導體層的第二部分，其中所述第二阱區與 所述第一阱區和所述第一摻雜結構間隔開。
7.如權利要求6所述的電子器件或工藝，其中所述電子器件還包括第三阱區，其包括所述半導體層的第三部分，其中所述第三阱區與所述第一阱區和第 二阱區間隔開；以及第四阱區，其包括所述半導體層的第四部分，其中所述第四阱區與所述第一阱區、第二 阱區和第三阱區間隔開。
8.如權利要求7所述的電子器件或工藝，其中 所述第一阱區是P阱區；所述第二阱區是η阱區； 所述第三阱區是另一 P阱區；以及 所述第四阱區是另一η阱區。
9.如權利要求7所述的電子器件或工藝，其中所述集成電路還包括第一功率晶體管，其包括第一載流電極、第二載流電極和第一控制電極，其中所述第一 載流電極耦合到第一端子；第二功率晶體管，其包括第三載流電極、第四載流電極和第二控制電極，其中所述第二 載流電極、所述第三載流電極和所述隱埋傳導區彼此電連接，以及所述第四載流電極耦合 到設計成在與所述第一端子不同的電壓處操作的第二端子；在所述第一阱區內的第一電子部件，其中所述第一部件是耦合到所述第一控制電極的 第一控制電路的部分；在所述第二阱區內的第二電子部件，其中所述第二部件是耦合到所述第一控制電極的 所述第一控制電路的部分；在所述第三阱區內的第三電子部件，其中所述第三部件是耦合到所述第二控制電極的 第二控制電路的部分；以及在所述第四阱區內的第四電子部件，其中所述第四部件是耦合到所述第二控制電極的 所述第二控制電路的部分。
10.一種包括集成電路的電子器件，包括 隱埋傳導區；半導體層，其覆蓋在所述隱埋傳導區上，其中所述半導體層具有主表面和相對的表面， 且所述隱埋傳導區放置成與到所述主表面相比更接近于所述相對的表面； 垂直傳導結構，其延伸通過所述半導體層并電連接到所述隱埋傳導區； 阱區，其包括摻雜結構，其中所述摻雜結構與所述隱埋傳導區和所述垂直傳導結構中 的每一個間隔開；以及場效應晶體管，其至少部分地位于所述第一阱區內。
全文摘要
本發明涉及一種包括阱區的電子器件。包括集成電路的電子器件可包括隱埋傳導區和覆蓋在隱埋傳導區上的半導體層，以及延伸通過半導體層并電連接到隱埋傳導區的垂直傳導結構。集成電路還可包括摻雜結構，該摻雜結構具有與隱埋傳導區比較相反的傳導類型、放置成與到半導體層的主表面相比更接近于相對的表面并電連接到隱埋傳導區。集成電路還可包括阱區，該阱區包括半導體層的一部分，其中該部分覆蓋在摻雜結構上并具有與摻雜結構比較更低的摻雜濃度。在其它實施方式中，摻雜結構可與隱埋傳導區間隔開。
文檔編號H01L21/768GK101937913SQ201010196580
公開日2011年1月5日 申請日期2010年6月3日 優先權日2009年6月30日
發明者G·H·羅切爾特, G·M·格里瓦納 申請人:半導體元件工業有限責任公司