專利名稱：集成電路結構的制作方法
技術領域：
本發明涉及集成電路元件，且特別涉及鰭狀場效應晶體管(FinFET)與其形成方法。
背景技術：
金屬氧化物半導體(MOS)晶體管的速度與其驅動電流相關，而驅動電流更與電荷 遷移率相關。舉例來說，當NMOS晶體管的溝道區中的電子遷移率較高時，NMOS晶體管將具 有較高驅動電流。當PMOS晶體管的溝道區中的空穴遷移率較高時，PMOS晶體管將具有較 高驅動電流。III族與V族的化合物半導體材料(以下簡稱III-V族化合物半導體材料)具有 高電子遷移率，因此適用于NMOS元件。此外，鍺為一般常見的半導體材料，其電子遷移率與 空穴遷移率均高于硅這種最常用于制造集成電路的半導體材料。綜上所述，鍺也為制造集 成電路的極佳材料。因此，最近開始發展III-V族為主與鍺為主的晶體管。雖然以III-V族化合物半導體或鍺作為MOS晶體管具有高驅動電流，這種半導體 工藝仍具有其他挑戰。上述MOS晶體管具有高漏電流，特別是鍺和其他具有低能隙與高介 電常數的III-V族化合物半導體材料。舉例來說，圖1顯示了鍺、一般常用的III-V族化合 物半導體材料、及其他半導體材料如IV族材料的能隙與介電常數。如圖1所示，鍺和某些 常用的III-V族化合物半導體材料具有低能隙。如此一來，采用該些低能隙材料的MOS晶 體管中，其柵極與源極/漏極區之間將具有能帶與能帶間(band-to-band)的高漏電流。若 上述材料同時具有高介電常數時，將使漏電流的問題惡化。上述問題將使III-V族為主的 MOS晶體管與鍺為主的MOS晶體管具有低開關電流比(I。n/I。ff)。
發明內容
為克服現有技術的上述缺陷，本發明一實施例提供一種集成電路結構，包括一半 導體基板；多個絕緣區，位于該半導體基板上；以及一外延區，位于該半導體基板上，且至 少部分該外延區位于所述多個絕緣區之間的空間中，其中該外延區包括一第一 III-V族化 合物半導體材料，且其中該外延區還包括一下層部分，其中該下層部分與該半導體基板之 間具有一第一晶格不匹配數值；以及一上層部分，位于該下層部分上，其中該上層部分與該 半導體基板具有一第二晶格不匹配數值，且該第一晶格不匹配數值不同于該第二晶格不匹 配數值。本發明另一實施例提供一種集成電路結構，包括一半導體基板，具有第一晶格常 數；多個絕緣區，位于該半導體基板上，且所述多個絕緣區的側壁彼此相對；一外延區，位 于該半導體基板上，該外延區包括III-V族化合物半導體材料，且該外延區的側壁鄰接所 述多個絕緣區的側壁，其中該外延區包括一鰭狀物，高于該絕緣區的上表面，該鰭狀物具 有第二晶格常數，且該第二晶格常數不同于該第一晶格常數；以及一組成漸變式外延區，位 于該鰭狀物與該半導體基板之間，該組成漸變式外延區接觸該鰭狀物與該半導體基板，其中該組成漸變式外延區具有一第三晶格常數，且該第三晶格常數介于該第一晶格常數與該 第二晶格常數之間，且其中該鰭狀物的側壁實質上對準該組成漸變式外延區的側壁；以及 一高能隙半導體層，位于該鰭狀物的上表面及側壁上，其中該高能隙半導體層的能隙大于 該鰭狀物的能隙。本發明的實施例提供低成本的工藝，以低成本的漸變式工藝調整III-V族化合物 半導體材料的組成，可生長高遷移率與低缺陷的III-V族化合物半導體材料。由于III-V 族化合物半導體材料具有低能隙的溝道及高能隙的漏電流路徑，形成其上的晶體管可具有 較高的開關電流比。
圖1是多種半導體材料的能隙與介電常數的坐標圖；圖2-圖6是本發明一實施例中，形成FinFET的工藝中的結構剖示圖；圖7是圖2-圖6的工藝所形成的FinFET的透視圖；以及圖8-圖9是本發明另一實施例中，制造FinFET的工藝中的結構剖視圖。其中，附圖標記說明如下Dl 基板被移除的深度；D2 絕緣區的厚度；S 兩鄰近的絕緣區之間相隔的空 間；T 鰭狀物厚度；10 基板；14 絕緣區；18 開口 ；22 半導體材料；22i 半導體材 料底部；222 半導體材料中間部；223 半導體材料頂部；24 鰭狀物；26 高能隙半導體 層；30 柵極介電層；34 柵極；44 源極區；46 漏極區；50 掩模層；100 FinFET。
具體實施例方式下列說明為本發明實施例的制備及應用。必需理解的是，該些實施例提供許多可 應用的發明性概念，這些概念可由多種特定的方式實施。這些特定的實施例僅用以說明本 發明的制備與應用方式，并非用以限定本發明的范圍。本發明提供一種新穎的鰭狀場效應晶體管(FinFET)與其制備方法，并圖示工藝 中的結構。在本發明的實施例中，相同標號將用以標示不同圖示的類似單元。圖2-圖6是本發明一實施例中，形成FinFET的工藝中的結構剖示圖。如圖2所 示，提供基板10。基板10可由常見半導體材料如硅、鍺、碳化硅、硅鍺合金、砷化鎵、或類似 物所組成。絕緣區14如淺溝槽絕緣(STI)區可形成于基板10中。絕緣區14的形成方法 可為公知方法，在此不贅述。兩鄰近的絕緣區14之間相隔的空間S不大。舉例來說，S的 寬度小于約50nm，甚至小于約30nm，但也可略大于上述尺寸。本領域普通技術人員應了解 上述尺寸僅用以舉例，當采用不同的工藝技術時可能改變空間S的尺寸范圍。接著如圖3所示，移除位于兩絕緣區14之間的部分基板10，以形成開口 18。基板 10被移除的深度Dl可小于或實質上等于絕緣區14的厚度D2。在圖4中，外延生長半導體材料22于開口 18中。半導體材料22可包括高電子 遷移率的材料如III-V族化合物半導體材料，包括但不限定于下述材料GaAs、InP, GaN, InGaAs, InAlAs, GaSb, AlAs, GaP、上述的組合、或上述的多層結構。在一實施例中，半導體 材料22包括組成漸變式(gradient)的組成，由下層部分的組成逐漸改變為下層部分的組 成。此外，半導體材料22的底部的晶格常數應接近基板10的晶格常數，而半導體材料22與基板10之間的晶格不匹配數值，是由半導體材料22的底部逐漸增加直到半導體材料22 的頂部。在一實施例中，如圖4所示，半導體材料底部22i為GaAs，而基板10為硅。GaAs的 晶格常數大于硅，且兩者之間的晶格不匹配數值為約4%。半導體材料頂部223的組成可為 InGaAs，其組成比例介于Ina5Gaa47As至Ina7Gaa3As之間。當半導體材料頂部223的組成為 Ina5Gaa47As時，其晶格常數比硅的晶格常數高約8%。半導體材料中間部222的組成，介于 半導體材料頂部223的組成與半導體材料底部22i的組成之間。如此一來，半導體材料中間 部222的晶格常數，將介于半導體材料頂部223的晶格常數與半導體材料底部22i的晶格常 數之間。舉例來說，半導體材料中間部222的In比例由下往上慢慢增加，且有部分半導體 材料中間部222的組成為Ina2Gaa8As15在另一實施例中，半導體材料底部22i由鍺組成。在鍺層上形成有InGaAs層，其 In的比例由下往上漸漸增加，直到與半導體材料頂部223的組成相同為止。上述的半導體 材料頂部223的組成可為Ina5Gaa47A^ Ina7Gaa3A^或上述兩種比例之間的組成。半導體材料22可含有連續性變化的組成，其形成方法可為持續調整含銦氣體如 三甲基銦(TMIn)、及/或含鍺氣體如三甲基鎵(TMGa)的流速。半導體材料22的組成也可 為層狀結構，每一層與每一層之間具有不連續的組成改變。不論采用何種模式，連續性變化 或層狀結構的半導體材料22均可視為組成漸變式。在最后形成的結構中，半導體材料頂部223為具有高遷移率的III-V族化合物半 導體材料，包含三種III族元素或V族元素的三元材料。另一方面，高遷移率的III-V族 化合物半導體材料還包括額外的III族或V族元素，即四元材料如InGaAlAs、InGaAlN, InPAsGa、或類似物。如圖5所示，選擇性蝕刻絕緣區14的上半部，且不蝕刻且保留絕緣區14的下半 部。如此一來，半導體材料22高于絕緣區14保留的底部的部分將形成鰭狀物24。接著如圖6所示，外延生長高能隙半導體層26。在一實施例中，高能隙半導體層26 的能隙EgB大于鰭狀物24的能隙EgA。在一實施例中，能隙EgB比能隙EgA高出約0. IeV, 但上述能隙差異可略大于或小于0. IeV0鰭狀物的導帶EcA也小于高能隙半導體層26的導 帶EcB。在一實施例中，導帶EcA比導帶EcB低了約0. leV，但上述導帶差異可略大于或小 于0. IeV0適用于高能隙半導體層26的材料的標準為比較并選用電子遷移率較高的半導體 材料，包括但不限定于硅、鍺、GaAs, InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、A1P、GaP, 及類似物。在一實施例中，高能隙半導體層26包括GaAs。圖5的結構可作為鰭狀場效應晶體管(FinFET)。如圖6所示，還形成柵極介電層 30與柵極34。柵極介電層30可由一般常見的介電材料形成，如氧化硅、氮化硅、氮氧化硅、 上述的多層結構、或上述的組合。柵極介電層也可由高介電常數的介電材料形成，其介電常 數大于約4. 0，甚至大于約7. 0。高介電常數的介電材料可包含含鋁介電材料如Al203、Hf02、 HfSiOx, HfAlOx, HfZrSiOx, HfSiON、及/或其他材料如LaAlO3或&02。柵極34可由摻雜的 多晶硅、金屬、金屬氮化物、金屬硅化物、或類似物形成。柵極介電層30與柵極34的底部可 接觸絕緣區14的上表面。在形成柵極介電層30與柵極34后，可形成源極/漏極區。圖7是本發明一實施 例中，FinFET(可為η型FinFET) 100的透視圖。FinFET 100包含源極區44、漏極區46、與 兩者之間的鰭狀物24。FinFET可為η型FET，其源極區44與漏極區46可為采用η型摻質的注入工藝所形成η型摻雜區。另一方面，FinFET可為ρ型FET，其源極區44與漏極區46 可為采用P型摻質的注入工藝所形成P型摻雜區。在FinFET 100中，鰭狀物24的能隙EgA小于高能隙半導體層26的能隙EgB。如 圖6所示，鰭狀物24與位于鰭狀物24相反兩側的部分高能隙半導體層26將形成量子阱。 在圖6中，鰭狀物24的厚度T將影響部分的量子效應，且厚度T與圖2所示的空間S的尺 寸相同。當非零電壓施加于柵極34時，量子局限效應將使電子傾向流過鰭狀物24。如此一 來，鰭狀物的低能隙EgA會造成高載子遷移率，這會提高FinFET 100的開啟電流I。n。另一 方面，當柵極電壓為0以關閉FinFET 100時，電子將傾向流過高能隙半導體層26。如此一 來，高能隙半導體層26的高能隙EgB會造成低載子效率，這會降低FinFET 100的關閉電流 (漏電流)。綜上所述，FinFET 100具有高開關電流比。圖8-圖9是本發明另一實施例中，制造FinFET的工藝中的結構剖視圖。如圖8 所示，提供半導體材質的基板10。接著形成掩模層50于半導體材質的基板10上。掩模層 50可包含氧化硅，其形成方法可為熱氧化硅材質的基板10的頂層。此外，掩模層50可由沉 積法如化學氣相沉積法所形成。掩模層50的材料包括但不限于氮化硅、氮氧化硅、或類似 物。掩模層50的厚度可介于約200nm至約450nm之間。在圖9中，以蝕刻等方法圖案化掩模層50以形成開口 18。開口 18將露出半導體 材質的基板10。在此實施例中，保留的掩模層50可作為絕緣區14，其作用相當于圖2-圖 6所示的絕緣區14。此實施例的后續步驟與圖3-圖6所示的步驟相同，在此不贅述。本發明的實施例提供低成本的工藝，以低成本的漸變式工藝調整III-V族化合物 半導體材料的組成，可生長高遷移率與低缺陷的III-V族化合物半導體材料。由于III-V 族化合物半導體材料具有低能隙的溝道及高能隙的漏電流路徑，形成其上的晶體管可具有 較高的開關電流比。雖然本發明已以數個優選實施例公開如上，然其并非用以限定本發明，任何本領 域普通技術人員，在不脫離本發明的精神和范圍內，當可作任意的更動與潤飾，因此本發明 的保護范圍當視隨附的權利要求所界定的保護范圍為準。
權利要求
一種集成電路結構，包括一半導體基板；多個絕緣區，位于該半導體基板上；以及一外延區，位于該半導體基板上，且至少部分該外延區位于所述多個絕緣區之間的空間中，其中該外延區包括一第一III V族化合物半導體材料，且其中該外延區還包括一下層部分，其中該下層部分與該半導體基板之間具有一第一晶格不匹配數值；以及一上層部分，位于該下層部分上，其中該上層部分與該半導體基板具有一第二晶格不匹配數值，且該第一晶格不匹配數值不同于該第二晶格不匹配數值。
2.如權利要求1所述的集成電路結構，其中該外延區還包括一具有連續性變化的晶格 常數的部分。
3.如權利要求1所述的集成電路結構，其中該外延區還包括至少三層結構，其中該半 導體基板與該三層結構之間的晶格不匹配數值，是由三層結構中的較下層結構開始增加直 到較上層結構。
4.如權利要求1所述的集成電路結構，其中該外延區的上層部分形成一鰭狀物，該鰭 狀物高于該絕緣區的上表面，且低于該絕緣區上表面的部分該外延區的側壁垂直對準該鰭 狀物的側壁。
5.如權利要求4所述的集成電路結構，還包括一高能隙外延層位于該鰭狀物側壁，其 中該高能隙外延層的能隙大于該鰭狀物的能隙。
6.如權利要求5所述的集成電路結構，其中該鰭狀物包括InGaAs，而該高能隙外延層 包括GaAs。
7.如權利要求5所述的集成電路結構，其中該高能隙外延層的能隙比該鰭狀物的能隙 高 0. leV。
8.如權利要求1所述的集成電路結構，其中該半導體基板包括硅，該外延區包括 InGaAs層，且該InGaAs層的In比例由下層部分開始增加直到上層部分。
9.如權利要求8所述的集成電路結構，還包括一GaAs層或一鍺層位于該InGaAs層的 下層部分下，且該GaAs層接觸該半導體基板。
10.如權利要求1所述的集成電路結構，其中所述多個絕緣區是淺溝槽絕緣區。
11.一種集成電路結構，包括 一半導體基板，具有第一晶格常數；多個絕緣區，位于該半導體基板上，且所述多個絕緣區的側壁彼此相對； 一外延區，位于該半導體基板上，該外延區包括III-V族化合物半導體材料，且該外延 區的側壁鄰接所述多個絕緣區的側壁，其中該外延區包括一鰭狀物，高于該絕緣區的上表面，該鰭狀物具有第二晶格常數，且該第二晶格常數不 同于該第一晶格常數；以及一組成漸變式外延區，位于該鰭狀物與該半導體基板之間，該組成漸變式外延區接觸 該鰭狀物與該半導體基板，其中該組成漸變式外延區具有一第三晶格常數，且該第三晶格 常數介于該第一晶格常數與該第二晶格常數之間，且其中該鰭狀物的側壁實質上對準該組 成漸變式外延區的側壁；以及一高能隙半導體層，位于該鰭狀物的上表面及側壁上，其中該高能隙半導體層的能隙大于該鰭狀物的能隙。
12.如權利要求11所述的集成電路結構，還包括 一柵極介電層，位于該高能隙半導體層上；一柵極，位于該柵極介電層上；以及一源極區與一漏極區，位于該鰭狀物相反的兩側上，其中，其中該鰭狀物與該高能隙半 導體層均自該源極區延伸至該漏極區。
13.如權利要求11所述的集成電路結構，其中該高能隙半導體層的底部接觸該絕緣區 的上表面。
14.如權利要求11所述的集成電路結構，其中該鰭狀物由一三元III-V族化合物半導 體材料或一四元III-V族化合物半導體材料所組成。
15.如權利要求11所述的集成電路結構，其中該組成漸變式外延區具有一漸變的晶格 常數，其中該組成漸變式外延區較下層部分的晶格常數小于較上層部分的晶格常數。
全文摘要
本發明的集成電路結構，包括半導體基板；多個絕緣區，位于半導體基板上；以及外延區，位于半導體基板上，且至少部分外延區位于所述多個絕緣區之間的空間中。外延區包括III-V族化合物半導體材料。外延區包括下層部分，與位于下層部分上的上層部分。下層部分與半導體基板之間具有第一晶格不匹配數值。上層部分與半導體基板具有第二晶格不匹配數值，且第一晶格不匹配數值不同于第二晶格不匹配數值。本發明的實施例提供低成本的工藝，以低成本的漸變式工藝調整III-V族化合物半導體材料的組成，可生長高遷移率與低缺陷的III-V族化合物半導體材料。
文檔編號H01L29/78GK101924105SQ201010194429
公開日2010年12月22日 申請日期2010年5月28日 優先權日2009年5月29日
發明者萬幸仁, 柯志欣 申請人:臺灣積體電路制造股份有限公司