專利名稱：復合半導體器件的側壁形成方法
技術領域：
本發明涉及半導體制造技術領域，特別涉及整合有低壓、高壓元件的復合半導體器件側壁形成方法。
背景技術：
隨著半導體技術的發展，在集成電路制造工藝中，整合有高壓、低壓元件的復合半導體器件日趨常見，根據使用環境以及工作條件的不同，高壓以及低壓元件的結構也具有較大差異，例如一般低壓元件的晶體管柵氧厚度在100A 300 A之間，而高壓元件由于要承受較大的閾值電壓，為防止被擊穿，其柵氧厚度甚至在1000 A以上。現有的復合半導體器件中，在形成晶體管側壁時，采用全局刻蝕工藝。即無論低壓元件或高壓元件均一次側壁成型，圖1至圖為現有的復合半導體器件的側壁形成方法示意圖。如圖1所示，提供尚未形成側壁的復合半導體器件，所述復合半導體器件包括低壓元件區I以及高壓元件區II，其中低壓元件區I中晶體管的薄柵氧層100的厚度為 250 A,而高壓元件區π中晶體管的厚柵氧層ιο 的厚度為1000 A,所述厚柵氧層ιο 的其中一側還通過局部氧化技術(locos)，進行的選擇性氧化生長，厚度達到2000 A。如圖2所示，在復合半導體器件的表面覆蓋沉積絕緣介質層200，所述絕緣介質層 200可以為氮化硅或者氧化硅等。如圖3所示，在垂直方向對所述絕緣介質層200采用等離子刻蝕，由于垂向的刻蝕速度大于側向的刻蝕速度，從而分別在低壓元件區I以及高壓元件區II中晶體管柵極的豎直界面形成側壁201。上述現有的全局側壁形成工藝存在如下問題由于低壓元件區I以及高壓元件區 II中晶體管的柵氧層厚度差異較大，造成柵極的尺寸差異也較大，因此沉積絕緣介質層后再進行刻蝕形成側壁時，難以同步形成側壁，存在以下兩種極端情況如圖4所示，假設全局側壁刻蝕時刻蝕量控制較多，能夠得到理想的高壓元件區 ii中的晶體管側壁201，而相對于低壓元件區i，較多的刻蝕量產生過刻蝕效果，將損傷低壓元件晶體管襯底中源漏區的表面，造成結漏電。如圖5所示，假設全局側壁刻蝕時刻蝕量控制較低，能夠得到理想的低壓元件區 I中的晶體管側壁201，而相對于高壓元件區I，較少的刻蝕量將造成其晶體管襯底中源漏區表面殘留的絕緣介質層偏厚，使得后續的源漏離子注入時，注入的離子劑量變低，深度變淺，進一步導致晶體管的導通電阻變高。在上述兩種極端條件的限制下，現有的復合半導體器件的側壁形成方法，其工藝窗口非常小，難以實現圖3所希望得到的側壁效果，工藝不易控制，嚴重影響產品的質量， 迫切需要改進
發明內容
本發明的目的在于提供一種復合半導體器件的側壁形成方法，使得不同結構尺寸的元器件區域，分別形成各自理想的側壁，提高產品的質量。為解決上述問題，本發明所述的復合半導體器件的側壁形成方法，包括提供未形成側壁的復合半導體器件，所述復合半導體器件至少包括第一元件區以及第二元件區，且各元件區中晶體管的柵介質層厚度各不相同；在所述復合半導體器件各元件區的表面覆蓋沉積絕緣介質層；在垂直方向上對所述絕緣介質層進行第一等離子刻蝕，使得第一元件區中形成第一側壁；在第一元件區的表面形成掩膜層；在垂直方向上對位于第二元件區表面的所述絕緣介質層進行第二等離子刻蝕，使得第二元件區中形成第二側壁。其中，所述第一元件區中晶體管的柵介質層厚度小于第二元件區中晶體管的柵介質層。可選的，所述絕緣介質層材質為氧化硅或氮化硅。采用化學氣相沉積形成。所述對絕緣介質層進行第一等離子刻蝕，直至露出第一元件區中晶體管的源漏區表面為止。可選的，所述掩膜層材質為光刻膠。所述對位于第二元件區表面的絕緣介質層進行第二等離子刻蝕，直至露出第二元件區中晶體管的源漏區表面為止。所述形成方法還包括去除第一元件區表面的掩膜層的步驟。與現有技術相比，本發明具有以下優點根據不同元器件區域中，柵極尺寸尤其是柵介質層厚度的差異，采用多次刻蝕的方式，分區形成相應的側壁。精確控制刻蝕量的大小，從而保證復合半導體器件的產品質量。避免了全局刻蝕中存在的極端現象，具有較大的工藝窗口，易于實施。
圖1至圖3是現有的復合半導體器件的側壁形成方法示意圖；圖4以及圖5是現有的側壁形成方法的兩種失效情況示意圖；圖6是本發明所述復合半導體器件的側壁形成方法流程示意圖；圖7至圖12是本發明所述側壁形成方法的一個具體實施例示意圖。
具體實施例方式現有的復合半導體器件的側壁形成方法，采用全局側壁刻蝕，易于受到不同元器件區域的柵氧尺寸限制，而產生過刻蝕或刻蝕不足的情況。本發明采用分步分區域刻蝕的方法，解決上述刻蝕量難以控制的問題，從而在各元器件區域，形成各自所需的理想側壁。為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。參照圖6所示，本發明所述復合半導體器件的側壁形成方法，基本步驟包括Si、提供未形成側壁的復合半導體器件，所述復合半導體器件至少包括第一元件區以及第二元件區，且各元件區中晶體管的柵介質層厚度各不相同；其中，定義第一元件區中晶體管的柵介質層厚度相對較薄，也即柵極結構尺寸較小。此外，在現有的MOS工藝中，有時柵介質層并非同柵電極一次性同時刻蝕對準，因此所述柵介質層也可能覆于晶體管的待定源漏區表面，而在后續側壁刻蝕中一并去除。S2、在所述復合半導體器件各元件區的表面覆蓋沉積絕緣介質層；由于各元件區中晶體管的柵極結構尺寸的差異，所述絕緣介質層在覆蓋沉積時的相對厚度也可能各不相同。所述絕緣介質層用于形成側壁，因此應當根據具體需要選擇其材質。常見的側壁材質包括氮化硅以及氧化硅等。S3、在垂直方向上對所述絕緣介質層進行第一等離子刻蝕，使得第一元件區中形成第一側壁；其中，所述第一等離子刻蝕將在整個復合半導體器件的表面進行，由于第一元件區中晶體管的柵介質層厚度最薄，柵極結構尺寸最小，因此在第一等離子刻蝕過程中，應當最先露出源漏區的硅表面，而形成第一側壁，故第一等離子刻蝕應當根據第一元件區中晶體管源漏區的硅表面是否露出為停止依據。S4、在第一元件區的表面形成掩膜層；由于元件區的尺寸較大，為降低成本，提高生產效率，可以直接采用光刻膠涂抹并曝光的方式，僅在已形成理想側壁的第一元件區的表面形成掩膜。S5、在垂直方向上對位于第二元件區表面的所述絕緣介質層進行第二等離子刻蝕，使得第二元件區中形成第二側壁。由于第一元件區的表面形成有保護的掩膜層，因此所述第二等離子刻蝕，僅對第二元件區產生影響。根據前述理論，當第一等離子刻蝕結束時，第二元件區的表面應當還殘留有較厚的絕緣介質層或柵介質層。所述第二等離子刻蝕起到進一步刻蝕調整的作用，應當根據第二元件區中晶體管源漏區的硅表面是否露出為停止依據，從而進一步形成所需的
第二側壁。經過上述基本步驟，各元件區將得到各自理想的側壁，而避免了過刻蝕或者刻蝕不足的情況。除上述步驟外，還應當包括去除元件區表面的掩膜層等常規步驟。下面結合具體實施例，對本發明所述的復合半導體器件的側壁形成方法作進一步介紹。如圖7所示，首先提供未形成側壁的復合半導體器件，所述復合半導體器件包括第一元件區I以及第二元件區II。其中，第一元件區I包括第一襯底301，位于第一襯底301表面的第一柵介質層 302，位于第一柵介質層302表面的第一柵電極303。所述第一柵電極303已經過刻蝕定位， 因此第一襯底301位于其兩側的部分將作為源漏區域，而所述第一柵介質層302尚未經過刻蝕對準，因此覆蓋于上述源漏區域的表面。第二元件區II包括第二襯底401，位于第二襯底401表面的第二柵介質層402，位于第二柵介質層402表面的第二柵電極403。同樣所述第二柵電極也經過刻蝕定位，第二襯底401位于其兩側的部分作為源漏區域，而第二柵介質層402尚未經過刻蝕對準，因此覆蓋于上述源漏區的表面，且所述第二柵介質層402的厚度大于所述第一柵介質層302的厚度。 此外第二柵介質層302位于第二柵電極底部的一側還通過局部氧化技術(LOCOS)，進行的選擇性氧化生長，因此厚度較其他部分更厚，起到隔離作用。如圖8所示，在上述復合半導體器件的表面，也即第一元件區I以及第二元件區II 的表面覆蓋沉積絕緣介質層500。所述絕緣介質層500用于后續工藝刻蝕形成側壁，其材質根據所需形成側壁的需要進行選擇，可以為氧化硅也可以為氮化硅，可以通過化學氣相沉積形成。由于前述結構中，第一柵介質層302以及第二柵介質層402均未經過刻蝕對準而覆蓋于各自源漏區的表面，因此所述絕緣介質層500也覆蓋位于源漏區上的各柵介質層表面。在后續的側壁刻蝕中，所述源漏區上的各柵介質層將與絕緣介質層500 —并被刻蝕去除。如圖9所示，在垂直方向上對所述絕緣介質層500進行第一等離子刻蝕，所述第一等離子刻蝕同時在第一元件區I以及第二元件區II內進行。所述第一等離子刻蝕在垂直方向的刻蝕速率大于側向，因此絕緣介質層500將在柵電極的豎直界面上殘留而形成側壁。在本實施例中，由于第一元件區I中的第一柵介質層302的厚度較薄，整個柵極結構的尺寸相較第二元件區II也更小，因此第一元件區I中襯底301表面的第一柵介質層302以及絕緣介質層500將最先被刻蝕去除，而曝露出源漏區表面。因此所述第一等離子刻蝕即以曝露出第一元件區I中的晶體管源漏區表面為停止依據。當第一等離子刻蝕結束后，第一元件區I中將形成較為理想的第一側壁501。而第二元件區I中源漏區的表面將殘留有第二柵介質層402以及部分絕緣介質層500，其側壁尚未完成。如圖10所示，在所述第一元件區I的表面形成掩膜層600。由于第一元件區I的相對面積較大，因此所述掩膜層600可以為光刻膠。僅需要在整個復合半導體器件的表面涂覆光刻膠，然后采用掩膜曝光并顯影，使得第一元件區I表面的光刻膠被保留。上述掩膜層600將保護第一元件區I不受后續工藝的影響。如圖11所示，在垂直方向上對位于第二元件區II表面的絕緣介質層500進行第二等離子刻蝕，以在第二元件區II內形成第二側壁502。由于經過了第一等離子刻蝕，因此第二元件區II表面的絕緣介質層500已被初步刻蝕，當相對于第二元件區II中第二柵介質層402的厚度以及柵極結構的尺寸，上述第一等離子刻蝕的刻蝕量不足以形成第二側壁502。因此所述第二等離子刻蝕作為補充，將進一步去除源漏區表面的第二柵介質層402以及殘留的絕緣介質層500。所述第二等離子刻蝕，也應當以曝露出第二元件區II中晶體管的源漏區表面為停止依據。當第二等離子刻蝕完成后，第二元件區II中應當形成理想的第二側壁502。由于掩膜層600的保護作用，所述第二等離子刻蝕并不會對第一元件區I造成損傷。如圖12所示，去除第一元件區I表面的掩膜層600。完成本實施例所述復合半導體器件的側壁形成方法。上述實施例，僅以兩種柵介質層厚度不同的元件區進行分步刻蝕形成各自理想側壁為例，進一步的，當所述復合半導體器件包括三個或者三個以上不同柵介質層厚度的元器件區域時，也可以采用本發明所述側壁形成方法。只需進行與分區數等次數的等離子刻蝕，并根據各區柵介質層厚度的排序，依次進行刻蝕，且對于已形成理想側壁的元件區輔以掩膜層的保護。例如，對于柵介質層厚度排序第N的元件區，其將受到N次數的等離子刻蝕， 逐次修正最終獲得較為理想的側壁結構。本領域技術人員，應當容易根據本發明所揭示內
6容，進一步推得具體的工藝步驟，此處不再贅述。 雖然本發明已以較佳實施例披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。
權利要求
1.一種復合半導體器件的側壁形成方法，其特征在于，包括提供未形成側壁的復合半導體器件，所述復合半導體器件至少包括第一元件區以及第二元件區，且各元件區中晶體管的柵介質層厚度各不相同；在所述復合半導體器件各元件區的表面覆蓋沉積絕緣介質層； 在垂直方向上對所述絕緣介質層進行第一等離子刻蝕，使得第一元件區中形成第一側壁；在第一元件區的表面形成掩膜層；在垂直方向上對位于第二元件區表面的所述絕緣介質層進行第二等離子刻蝕，使得第二元件區中形成第二側壁。
2.如權利要求1所述的形成方法，其特征在于，所述第一元件區中晶體管的柵介質層厚度小于第二元件區中晶體管的柵介質層。
3.如權利要求1所述的形成方法，其特征在于，所述絕緣介質層材質為氧化硅或氮化娃。
4.如權利要求3所述的形成方法，其特征在于，所述絕緣介質層采用化學氣相沉積形成。
5.如權利要求1所述的形成方法，其特征在于，所述對絕緣介質層進行第一等離子刻蝕，直至露出第一元件區中晶體管的源漏區表面為止。
6.如權利要求1所述的形成方法，其特征在于，所述掩膜層材質為光刻膠。
7.如權利要求1所述的形成方法，其特征在于，所述對位于第二元件區表面的絕緣介質層進行第二等離子刻蝕，直至露出第二元件區中晶體管的源漏區表面為止。
8.如權利要求1所述的形成方法，還包括去除第一元件區表面的掩膜層的步驟。
全文摘要
本發明提供了一種復合半導體器件的側壁形成方法，包括提供未形成側壁的復合半導體器件，所述復合半導體器件至少包括第一元件區以及第二元件區，且各元件區中晶體管的柵介質層厚度各不相同；在所述復合半導體器件各元件區的表面覆蓋沉積絕緣介質層；在垂直方向上對所述絕緣介質層進行第一等離子刻蝕，使得第一元件區中形成第一側壁；在第一元件區的表面形成掩膜層；在垂直方向上對位于第二元件區表面的所述絕緣介質層進行第二等離子刻蝕，使得第二元件區中形成第二側壁。
文檔編號H01L21/28GK102263062SQ20101018741
公開日2011年11月30日 申請日期2010年5月28日 優先權日2010年5月28日
發明者匡金, 張明敏, 祝孔維, 趙志勇 申請人:無錫華潤上華半導體有限公司, 無錫華潤上華科技有限公司