具有硅通孔的集成電路系統及其制造方法

專利名稱：具有硅通孔的集成電路系統及其制造方法
技術領域：
本發明涉及集成電路系統，尤其涉及具有硅通孔(through siliconvia ;TSV)的 集成電路系統。
背景技術：
集成電路在當今的許多消費類電子產品中，例如手機、攝像機、便攜式音樂播放 器、打印機、計算機、計算器、汽車等都有應用。長期以來，在這些消費類電子產品不斷增加 內存和邏輯功能集成的同時實現其小型化已成為集成電路行業的主要動力之一。因此，廠 商開始轉向三維封裝，以實現支持這些產品所需的高級功能集成。硅通孔為半導體行業提供了一種能夠進行集成電路的三維堆疊的技術，從而提供 了異質集成(heterogeneous integration)的可能。硅通孔技術還降低了互連占用的面積， 同時提供了縮短的具有低RC延遲的電性路徑。遺憾的是，許多現有技術不能充分分離硅通孔形成制程和接觸形成制程，因而會 發生電性接觸腐蝕和污染。因此需要可靠的集成電路系統及制造方法，以避免硅通孔和接觸結構的交叉污染 和腐蝕。鑒于日益加劇的商業競爭壓力以及不斷增長的消費者預期和市場上產品差異化的 日漸縮小，解決上述問題變得極為迫切。此外，降低成本、提高效率以及應付競爭壓力的需 要更增加了解決上述問題的緊迫性。長期以來本領域的技術人員一直在試圖解決上述問題，但現有發展未給出任何教 導或啟示，因此，上述問題一直未能得到解決。

發明內容
本發明提供一種集成電路系統的制造方法，包括提供包括主動元件的基板；在 該基板中形成硅通孔；在該硅通孔上方形成絕緣層，以保護該硅通孔；形成該絕緣層后，形 成至該主動元件的接觸；以及去除該絕緣層。在本發明的某些實施例中，在上述步驟或元件之外還可具有其他步驟或元件，或 者采用其他步驟或元件替代上述步驟或元件。本領域的技術人員在參照附圖閱讀下列詳細 說明之后將明白所述步驟或元件。


圖1顯示依據本發明實施例在初始制造階段的集成電路系統的局部剖視圖。圖2顯示圖1中形成硅通孔后的結構。圖3顯示圖2中形成絕緣層后的結構。圖4顯示圖3中形成接觸開口后的結構。圖5顯示圖4中形成導電層后的結構。圖6顯示圖5中去除多余材料后的結構。
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圖7顯示依據本發明實施例在初始制造階段的集成電路系統的局部剖視圖。圖8顯示圖7中形成硅通孔后的結構。圖9顯示圖8中形成絕緣層后的結構。圖10顯示圖9中形成接觸開口后的結構。圖11顯示圖10中形成導電層后的結構。圖12顯示圖11中去除多余材料后的結構。圖13顯示依據本發明實施例在初始制造階段的集成電路系統的局部剖視圖。圖14顯示圖13中形成接觸后的結構。圖15顯示圖14中形成絕緣層后的結構。圖16顯示圖15中形成硅通孔開口后的結構。圖17顯示圖16中形成硅通孔后的結構。圖18顯示圖17中去除多余材料后的結構。圖19顯示依據本發明實施例的集成電路系統的制造方法流程圖。
具體實施例方式下面詳細描述實施例以使本領域的技術人員能夠制造和使用本發明。基于本揭露 可使其他實施例顯而易見，并且可作系統、流程或機械的變化而不背離本發明的范圍。下面的描述中給出諸多特定細節以利于充分理解本發明。不過，顯而易見的是可 在不具有這些特定細節的情況下實施本發明。為避免模糊本發明，對一些已知的電路、系統 架構和流程步驟地均不作詳細揭露。顯示系統實施例的附圖是半示意圖，并非按比例繪制。更詳細地說，為清楚起見， 圖中對一些尺寸進行放大顯示。同樣，盡管為描述方便，附圖部分的視圖通常都顯示類似的 方位，但圖中的此類描述大多是隨意的。一般而言，可在任意方位下執行本發明。出于清楚、簡化和便于理解的目的，對于所揭露的具有一些共同特征的多個實施 例，彼此類似的特征通常采用類似的參考標記。需要說明的是，這里將術語“水平面”定義為在不考慮方位的情況下，與基板的傳 統平面或表面平行的平面。術語“垂直”指垂直于所定義的水平面的方向。“上方”、“下方”、 “底部”、“頂部”、“側面”、“高于”、“低于”等術語都相對所述水平面定義，如附圖所示。這里所用的術語“制程”包括形成所描述結構所需的材料或光阻材料的沉積、圖案 化、曝光、顯影、蝕刻、清洗和/或所述材料或光阻材料的去除等步驟。這里所用的術語“上面”指元件之間直接接觸。這里所用的術語“例子”或“示例”是指舉例說明。并不一定將這里描述為“例子” 或“示例”的實施例解釋為優于其他設計或實施例。這里所用的術語“第一”、“第二”旨在描述元件之間的差別，而不應解釋為限制本 發明的范圍。術語“層”除非特別指出，否則包括單個和復數個。這里所用的術語“自對準”是指執行涉及一種或多種材料的一個或多個步驟，以使 該制程步驟中形成的特征彼此自動對準。這里所用的術語“主動元件”是指功能完備的可操作元件，其僅通過建立電性接觸即可增加給定的電性輸入參數的幅值。圖1至圖19示例形成集成電路系統的制程，但其不應解釋為限制本發明。應當理 解的是，現有技術中已知的多個制程可在圖1至圖19之前或之后執行，這里不作重復。而 且，應當理解的是，可對下述制程作修改、添加和/或省略而不背離所請求保護的主題的范 圍。例如，下述制程和/或實施例可包括更多或更少的步驟或其他步驟。此外，可以任意合 適的順序執行步驟而不背離本發明的范圍。此外，應當了解的是，本發明的主動元件可包括任意數目的多電極裝置(例如主 動元件結構)，其中，通過在控制電極施加電壓而對兩個特定電極之間的電流進行控制或調 節。主動元件例如包括雙極結型晶體管(bipolar junction transistor ；BJT)、n溝道金屬 氧化物半導體(n-channel metal-oxide semiconductor ;NM0S)、ρ溝道金屬氧化物半導體 (p-channel metal-oxide semiconductor ；PM0S)、互補金屬氧化物半導體(complementary metal-oxide semiconductor ；CMOS)結構、單柵晶體管、多柵晶體管、鰭式場效應晶體管 (fin-field effect transistor ；fin-FET)或環形柵晶體管(annular gate transistor)。 此外，應當理解，可在一個媒介上一次準備一個或多個集成電路系統，并可在以后的制造階 段將其分為單個或多個集成電路封裝組件。而且，本領域的技術人員應了解，可通過現有的NM0S、PMOS和CMOS兼容制程技 術來使用本實施例的技術，以制造集成電路系統，例如主動元件，從而最小化或降低制造成 本。此外，應當理解，由這里所述的實施例制造的集成電路系統的一個或多個主動元 件可根據實際需要以多種構造和排列方式應用于處理器部件、存儲器部件、邏輯部件、數字 部件、模擬部件、混合信號部件、電源部件、射頻(radio frequency ；RF)部件(例如RF CMOS 電路)、數字信號處理器部件、微機電部件、光學傳感器部件等等。應當理解，這里所用的定義和術語僅為示例，并且本領域的技術人員很容易了解， 可使用其他定義和術語來描述這里所述的技術、系統、設備和方法。而且，這里所述的層的厚度取決于設計規則和當前的制程技術節點。不過，本領域 的技術人員應了解，本實施例并不限于特定的制程技術節點以及這里描述的任何制程參數 的特定值。—般而言，下述實施例涉及在前端的普通晶圓制造過程中集成硅通孔和接觸的方 法或系統。在至少一個實施例中，使用氧化物掩膜定義接觸，同時保護已形成的硅通孔。在 另一實施例中，使用氮化物掩膜定義接觸，同時保護已形成的硅通孔。在又一實施例中，使 用氮化物掩膜定義硅通孔，同時保護已形成的接觸。圖1顯示依據本發明實施例在初始制造階段的集成電路系統100的局部剖視圖。 一般而言，集成電路系統100可包括一個或多個主動元件和/或被動元件。在這種情況下， 通過半導體制程行業現有的沉積、圖案化、光刻和蝕刻技術，可在基板102的上方、上面和/ 或內部形成眾多不同的區域(例如存儲、邏輯、高電壓等)，以制造主動和/或被動元件結 構。而且，盡管本實施例僅就兩個主動元件結構作了描述，但是本領域的技術人員應了解， 這里所描述的系統和方法適用于一個或多個呈孤立、半密集或密集陣列構造的主動元件結 構(例如NMOS或PM0S)。在某些實施例中，基板102可包括200納米或300納米的半導體晶圓，在該晶圓上可形成任意數目的主動元件和/或被動元件結構及其互連。例如，基板102可包括任意半 導體材料，例如硅(Si)、碳化硅(SiC)、硅鍺(SiGe)、硅/硅鍺(Si/SiGe)、碳鍺硅(SiGeC)、 鍺(Ge)、砷化鎵(GaAs)、砷化銦(InAs)、磷化銦(InP)、其他III/V或II/VI化合物半導體 以及硅上絕緣體(silicon-on-insulator)構造(configurations)。此外，基板102還可 包括摻雜和未摻雜構造、外延層(印itaxial layers)、應變構造，以及一個或多個晶向(例 如-<100>、<110>、<111>晶向)，可以有策略地采用這些構造來優化NMOS和PMOS元件內的 載流子遷移率。基板102還可包括于注入后成為非晶態的材料。在一個實施例中，基板102還可包括一個或多個阱(well) 104，例如形成ρ型 MOSFET的η型阱、形成η型MOSFET的ρ型阱和/或雙阱構造(例如η型阱與ρ型阱相鄰)。 在至少一個實施例中，阱104可包括輕摻雜阱。本領域的技術人員應了解，可使用倒阱注入 (retrograde well implant)來使基板102內形成的元件獲得最佳電氣特性。在某些實施例中，基板102的厚度范圍例如約為100納米至幾百微米。不過，上述基板102的例子不應解釋為限制本發明，基板102的組成可包括任意表 面、材料、構造或厚度，其能夠物理地和電性地實現主動和/或被動元件結構的形成。通過利用半導體制程行業現有的用于制造主動元件和/或被動元件的沉積、圖案 化、光刻和蝕刻技術，在基板102的上方、上面和/或內部形成主動元件，例如第一元件106 和第二元件108。在某些實施例中，第一元件106和第二元件108可包括一個或多個主動 元件，例如一個或多個NMOS元件或一個或多個PMOS元件。在其他實施例中，第一元件106 和第二元件108可包括相互耦合的PMOS元件和NMOS元件，從而形成CMOS元件。不過，應 當理解，第一元件106和第二元件108并不限于上述例子，并且可包括任意數目的多電極裝 置，其中，通過在控制電極施加電壓而對兩個特定電極之間的電流進行控制或調節。一般而言，第一元件106和第二元件108都可包括柵極110、柵介質112、溝道114、 第一側壁(spacer) 116、第一襯墊(liner) 118、第二側壁120、硅化物接觸122、介電層124、 隔離結構126、源極/漏極擴展區128、halo區130、源極/漏極132、鈍化層134 (passivation layer)以及硅通孔開口 136。某些實施例中，柵極110可由現有材料形成，包括摻雜和未摻雜半導體材料(例如 多晶硅、非晶硅或鍺化硅)、金屬、金屬合金、硅化物、金屬氮化物、金屬氧化物、碳納米管或 其組合。例如，如果柵極110包括金屬，則該金屬可包括銅、鎢、鋁、鋁合金、鈀、鈦、鉭、鎳、鈷 和鉬。再例如，如果柵極110包括金屬硅化物，則該金屬硅化物可包括硅化銅、硅化鎢、硅化 鋁、硅化鈀、硅化鈦、硅化鉭、硅化鎳、硅化鈷、硅化鉺和硅化鉬。依據本實施例范圍，柵極110 還可使用本領域技術人員已知的用于柵極結構的其他材料。一般而言，柵極110可通過化學氣相沉積(chemical vapordeposition ；CVD)、物 理氣相沉積(physical vapor exposition ;PVD)、硅化、電鍍和/或原子層沉積(atomic layer deposition ；ALD)形成。柵極100還可包括多層結構和/或雙柵極結構，其對于不 同的柵極結構包括不同的柵極高度。柵介質112的材料包括，但不限于，氧化硅、氮氧化硅、氮化硅、氧化硅/氮化硅/ 氧化硅堆疊、高k介電材料(亦即介電常數值大于氧化硅的材料)或其組合。不過，應當理 解，柵介質112的材料類型并不限于上述例子。例如，柵介質112可包括當柵極110施加合 適電壓110時允許溝道114中電荷感應的任意材料。依據本實施例的范圍，還可將本領域技術人員已知的用于柵極結構的其他材料用作柵介質112。柵介質112可通過熱氧化、原子層沉積、化學氣相沉積或物理氣相沉積形成。柵介 質112還可包括針對NMOS元件和PMOS元件的多層結構和/或不同材料。在至少一個實施 例中，柵介質112可包括多層結構，例如第一層為氧化物，第二層為高k材料。本領域的技術人員應了解，柵極110和柵介質112的厚度可隨集成電路系統100 的設計規格和/或當前技術制程節點(例如45納米、32納米等)變化。一般而言，柵極110 的厚度約在500埃(angstroms)至3000埃之間，柵介質112的厚度約在10埃至50埃之間。 不過，柵極110和柵介質112的厚度可更厚或更薄，取決于第一元件106和第二元件108的 設計規格。第一側壁116鄰近柵極110形成，并可包括例如氧化物、氮化物或其組合等介電材 料，但最好包括二氧化硅。在至少一個實施例中，第一側壁116可通過多種技術形成，包括， 但不限于，物理氣相沉積、化學氣相沉積和熱氧化，隨后通過適當的蝕刻制程形成大體垂直 的側壁。第一襯墊118鄰近第一側壁116形成，并可包括例如氧化物、氮化物或其組合等介 電材料，但最好包括二氧化硅。在至少一實施例中，第一襯墊118可通過多種技術形成，包 括，但不限于，物理氣相沉積、化學氣相沉積和熱氧化，隨后進行蝕刻制程形成大體呈“L”型 的襯墊。第二側壁120鄰近第一襯墊118形成，通常包括相對第一襯墊118的材料可進行 選擇性蝕刻的材料(例如氧化物、氮化物或其組合)。例如，如果第一襯墊118由二氧化硅 形成，則第二側壁120可由氮化硅形成。對于這樣的側壁材料組成，現有技術已知多種具有 適度高蝕刻選擇性的非等向性蝕刻方法。第二側壁120可通過多種技術形成，包括，但不限 于，化學氣相沉積和物理氣相沉積，隨后進行適當的蝕刻制程。在其他實施例中，第一側壁116、第一襯墊118和/或第二側壁120還可包括任意 類型的應力誘導材料，將其內在或固有應力轉移至柵極110、溝道114、源極/漏極擴展區和 /或源區/漏區。在這種情況下，該應力誘導材料可包括應力記憶材料或壓縮和/或拉伸應 力材料。例如，若第一側壁116、第一襯墊118和/或第二側壁120包括應力記憶層的特征， 則當主動元件或基板102中的非晶區再結晶時，第一側壁116、第一襯墊118和/或第二側 壁120可將其內在應力轉移至該主動元件。一般而言，這樣的技術允許第一側壁116、第一 襯墊118和/或第二側壁120在溝道114上施加壓縮應力或拉伸應力，以增加流過該元件 的電流量。不過，應當理解，第一側壁116、第一襯墊118和/或第二側壁120的材料類型并 不限于上述例子，其可包括允許柵極110電性隔離、允許在鄰近溝道114的基板102中形成 橫向摻雜物分布和/或允許第一襯墊118與第二側壁120之間適度高蝕刻選擇性的任意材 料。應當理解，各第一側壁116、第一襯墊118和第二側壁120的厚度和/或寬度可至 少部分決定隨后形成的源區和漏區、低電阻電性接觸的位置，和/或隨后沉積的壓力層與 溝道114的鄰近程度。因此，可改變各第一側壁116、第一襯墊118和第二側壁120的厚度 和/或寬度以符合集成電路系統100的設計規格(例如亞45納米技術節點關鍵尺寸)。例 如，第一側壁116、第一襯墊118和/或第二側壁120的厚度可隨源區/漏區上方的低電阻電性接觸的理想位置及其在主動元件的溝道114上產生的鄰近效應而變化。而且，本領域的技術人員應了解，盡管這里將側壁結構描述為第一側壁116、第一 襯墊118和第二側壁120的組合，但是該側壁結構可由一個或多個側壁構成。集成電路系統100還可包括在柵極110和源極/漏極132上方形成的硅化物接觸 122，例如低電阻硅化物或自對準硅化物電性接觸。在某些實施例中，硅化物接觸122可包 括任意導電化合物，該導電化合物在其本身與另一熱穩定材料之間形成電性界面并提供均 勻的(uniform)低電阻電特性。在其他實施例中，該硅化物接觸122可包括難熔金屬材料， 例如鉭(Ta)、鈷(Co)、鈦(Ti)、鎢(W)、鉬(Pt)或鉬(Mo)。在其他實施例中，在源極/漏極 132上形成的硅化物接觸122可通過自對準硅化制程自對準第二側壁120。本領域的技術人員應了解，硅化物接觸122可影響第一元件106或第二元件108 的溝道114中載流子的遷移率(例如由于硅化物122施加的應力)。例如，在第一元件106 和/或第二元件108包括PMOS元件的情況下，如果硅化物接觸122距離任一元件的溝道 114太近，則硅化物接觸122會對溝道114內的載流子遷移率產生不利影響。因此，應當理 解，可通過調節第一側壁116、第一襯墊118和第二側壁120的厚度(例如增加厚度)來降 低或消除硅化物接觸122對第一元件106和/或第二元件108的溝道114內的載流子遷移 率產生的不利影響。或者，可通過調節第一側壁116、第一襯墊118和第二側壁120的厚度(例如降低 厚度)來加強硅化物接觸122對主動元件(例如NMOS元件)的溝道114內的載流子遷移 率產生的影響。因此，可調節第一側壁116、第一襯墊118和第二側壁120的厚度，以加強或 減弱硅化物接觸122對第一元件106和/或第二元件108中的應力水平產生的影響。盡管圖中所示的硅化物接觸122形成于第一元件106上方，但是本領域的技術人 員應了解，硅化物接觸122可形成于各第一元件106和/或第二元件108以及集成電路系 統100中形成的任意主動元件或所有主動元件的上方或上面。介電層124可非選擇性地或選擇性地沉積于集成電路系統100的全部或部分的上 方或上面。在至少一個實施例中，介電層124可包括阻擋層(例如氮化硅)，以保護基板102 中的主動區不受隨后沉積的膜或層中的摻雜物的影響。在另一實施例中，介電層124可包括應力工程(stress engineered)材料，以在第 一元件106和第二元件108上誘發應力。在這種情況下，可以有策略地設計并沉積應力工 程層，以施加壓縮和/或拉伸應力，這取決于元件類型(例如針對NMOS拉伸、針對PMOS壓 縮)。例如，介電層124可包括通過等離子體增強化學氣相沉積制程(plasma enhanced chemical vapor deposition process)沉積的氮化硅層。在這種情況下，應當理解，可通過 調節多個沉積參數，例如反應物流速、壓力、溫度、射頻功率和頻率、反應物材料和厚度來調 整介電層124內的壓縮或拉伸應力。而且，本領域的技術人員應了解，上述參數并不限制本 發明，還可采用和/或調節其他參數來使介電層124具有特定的內部應力，以增強溝道114 內的載流子遷移率，從而提升主動元件的性能。在其他實施例中，介電層124還可包括應力 記憶層，于退火時將其應力轉移至第一元件106和第二元件108。隔離結構126可包括淺溝槽隔離結構、局部硅氧化結構和/或其他合適的隔離結 構。該隔離結構126可使第一元件106、第二元件108以及其他元件彼此之間電性隔離和/或分離。在某些實施例中，隔離結構126可由介電材料制成，例如氧化硅、氮化硅或氮氧化 硅。在其他實施例中，隔離結構126還可包括由一種或多種介電材料形成的多層結構。在此制造階段，集成電路系統100還可包括源極/漏極擴展區128、halo區130和 /或源極/漏極132。本領域的技術人員應了解，可協調源極/漏極擴展區128、halo區130 和/或源極/漏極132的形成與第一側壁116、第一襯墊118和/或第二襯墊120的形成， 從而允許自對準制程。眾所周知，源極/漏極擴展區128可鄰近溝道114形成。一般來說，源極/漏極擴 展區128相對源漏區以低濃度雜質形成于較淺的深度，以有利于縮小面積，促進集成電路 系統100的小型化。更具體地說，源極/漏極擴展區128的摻雜注入劑量約在lX1014ion/ cm2至lX1014ion/Cm2之間。不過可使用更多或更少的劑量，這取決于所使用的雜質濃度以 及第一元件106和第二元件108的設計規格。而且，應當理解，上述參數并不限制本發明， 還可采用和/或調節其他參數以注入高摻雜和突變形式的源極/漏極擴展區128。形成源極/漏極擴展區128的雜質可包括η型或ρ型，取決于所形成的第一元件 106和/或第二元件108 (例如NMOS元件的η型雜質和PMOS元件的ρ型雜質)。Halo區130鄰近源極/漏極擴展區128形成。眾所周知，Halo區有助于縮短溝道 114的長度，有利于最小化擊穿電流并控制短溝道效應，從而改善主動元件的性能。一般來 說，可通過在基板102中注入與導電類型與源極/漏極132和源極/漏極擴展區128的雜 質的導電類型相反的雜質形成halo區130。例如，如果源極/漏極132和源極/漏極擴展 區128具有η形雜質，則halo區130具有ρ型雜質。通常以一個角度注入halo區摻雜材料，以使該摻雜材料注入第一側壁116、第一 襯墊118、第二側壁120和/或柵極110的下方。一般來說，該注入角度相對基板102的表 面大體小于90度，例如約在15度至75度之間。在某些實施例中，可在有角度的halo注入 期間旋轉基板102 (例如雙側和四側halo區注入)，以提供對稱形式的halo區130。不過， 在其他實施例中，可垂直于基板102的表面進行halo摻雜注入。應當理解，源極/漏極擴展區128和halo區130的形成順序并不重要，重要的是 對形成源極/漏極擴展區128和halo區130的制程參數(例如劑量和能量)進行調節，以 在各源極/漏極擴展區128和halo區130中產生理想的導電類型和電性特征。例如，各源 極/漏極擴展區128和halo區130可以充足劑量形成，以使各區內的多數雜質濃度呈相反 的導電類型。在某些實施例中，源極/漏極132可自對準第二側壁120。一般來說，源極/漏極 132的導電類型可與形成源極/漏極擴展區128的摻雜物的導電類型相同(例如，NMOS元 件的η型雜質和PMOS元件的ρ型雜質)。一般而言，如果需要的話，源極/漏極132的注入可采用中高劑量并且能量足以非 晶化基板102，從而允許應力記憶轉移。不過，可采用更大或更小的劑量和能量，取決于所使 用的雜質和集成電路系統100的設計規格。而且，應當理解，上述參數并不限制本發明，還 可采用和/或調節其他參數以注入高摻雜和突變形式的源極/漏極132。形成第一元件106和第二元件108后，可非選擇性或選擇性地沉積鈍化層134于 集成電路系統100的全部或部分的上方或上面。一般而言，鈍化層134可包括氧化物、氮化 物或其組合。本領域的技術人員應了解，鈍化層134有助于在隨后的制程步驟中保護在其
9下面的元件，同時提供與隨后沉積的導電材料相絕緣的效果。在集成電路系統100的一個或多個區域中，硅通孔開口 136形成為自頂部穿過鈍 化層134、介電層124、隔離結構126，并伸入基板102中。在其他實施例中，硅通孔開口 136 可貫穿基板102。在其他實施例中，硅通孔開口 136在基板102的底部138形成。應當理 解，硅通孔開口 136可包括能夠用于電性互連的硅通孔。一般而言，硅通孔開口 136可通過 加工和/或蝕刻形成。在這種情況下，可使用例如機械鉆孔、激光燒蝕以及特定干蝕刻和濕 蝕刻制程。本領域的技術人員應了解，硅通孔開口 136的深度和直徑可隨集成電路系統100 的孔的類型、應用、設計規格和/或當前技術制程節點(例如45納米、32納米等)變化。例 如，硅通孔開口 136的深度可在約20微米至500微米之間變化，直徑可在約200納米至200 微米之間變化。一般而言，硅通孔開口 136的高寬比(aspect ratio)在約0. 3 1至大于 20 1的范圍內變化。應當理解，形成硅通孔開口 136后，可對集成電路系統100執行清洗步驟，以去除 表面污染物，例如微粒、移動性離子污染物、有機物和原生氧化物(Native oxides)。在至少 一個實施例中，該清洗步驟可包括標準清洗I(SC-I)制程。圖2顯示圖1中形成硅通孔200后的結構。硅通孔200可包括硅通孔阻擋層202 和硅通孔導體層204。一般而言，硅通孔阻擋層202可包括介電材料，以利于硅通孔導體層204與基板 102之間的電性絕緣或隔離。在至少一個實施例中，硅通孔阻擋層202可包括通過熱氧化形 成的氧化層。不過應當理解，還可使用其他材料和制程。本領域的技術人員應了解，可以有 策略地設計硅通孔阻擋層202，以減少移動性離子污染物的電遷移。應當理解，硅通孔阻擋 層202可形成于圖1的硅通孔開口 136中。硅通孔導體層204可沉積于硅通孔阻擋層202的上方或上面，并可包括任意導電 材料。在至少一個實施例中，硅通孔導體204可包括鎢材料或銅材料。本領域的技術人員 應了解，在用硅通孔導體層204填充之前，可先沉積晶種層，以改善沉積和界面質量。一般而言，硅通孔導體層204可通過任意制程沉積，該制成能夠充分填充各個硅 通孔開口 136，從而形成穩固的電性互連(例如，沒有大量空洞)。應當理解，可對各硅通孔 開口 136進行過填充，以確保硅通孔開口 136的充分填充。例如，可通過化學氣相沉積、物 理氣相沉積或原子層沉積制程沉積硅通孔導體層204。圖3顯示圖2中形成絕緣層300后的結構。在至少一個實施例中，絕緣層300可 形成于鈍化層134的上方或上面，并可包括氧化物(例如氧化物掩膜)。不過應當理解，還 可使用其他介電材料。一般而言，絕緣層300的目的或功能是覆蓋和/或保護硅通孔200 不受后續形成電性接觸期間可能發生的腐蝕或污染的影響。通常，絕緣層300的厚度可隨 集成電路系統100的設計規格和/或當前技術制程節點(例如45納米、32納米等)變動。 不過，這些參數并非限制本發明。因此，依據本實施例，絕緣層300的厚度僅限于在后續制 程步驟中保護硅通孔200的量。圖4顯示圖3中形成接觸開口 400后的結構。一般而言，各接觸開口 400形成為 自頂部穿過絕緣層300、鈍化層134和介電層124，以接觸各主動元件的柵極110和源極/ 漏極132。值得注意的是，絕緣層300和各接觸開口 400的位置避免了硅通孔200的腐蝕或
10污染。在至少一個實施例中，所形成的各接觸開口 400不與硅通孔200接觸。用于形成接 觸開口 400的蝕刻劑和技術為現有技術，這里不作重復。應當理解，形成接觸開口 400后，可對集成電路系統100執行清洗步驟，以去除表 面污染物，例如微粒、移動性離子污染物、有機物和原生氧化物。在至少一個實施例中，該清 洗步驟可包括標準清洗I(SC-I)制程。圖5顯示圖4中形成導電層500后的結構。一般而言，導電層500可形成于集成 電路系統100的上方或上面，并可包括向電流通道提供低電阻的任意材料。在至少一個實 施例中，導電層500可包括鎢型材料。在這種情況下，在形成導電層500之前，可沉積阻擋 層502，例如鈦/氮化鈦層，以改善附著力，降低鎢材料的電遷移。不過應當理解，還可使用 其他阻擋層。在至少一個實施例中，本領域的技術人員應了解，在鎢成核(nucleation)步驟期 間，可使用原位氫基等離子體處理(insituhydrogen-based plasma treatment)，以降低和 /或消除在鎢/氮化鈦界面的有害氟濃度。而且，本領域的技術人員應了解，降低氟濃度有 助于增加鈦/氮化鈦和鎢制程窗口，從而在無損產出的情況下允許引入更薄的阻擋層或鎢 成核層，以進一步降低接觸電阻。一般而言，導電層500可通過任意制程沉積，以充分填充圖4的各接觸開口 400， 從而與各柵極110和源極/漏極132形成穩固的電性互連(例如沒有大量空洞)。應當理 解，可對各接觸開口 400進行過填充，以確保充分填充接觸開口 400。在這種情況下，導電 層500可以足夠的厚度形成于絕緣層300的上方或上面。例如，導電層500可通過化學氣 相沉積、物理氣相沉積或原子層沉積型制程沉積。圖6顯示圖5中去除多余材料后形成的結構。一般而言，可對集成電路系統100 執行局部或全局的平坦化制程，以去除導電層500 (如圖5所示)和絕緣層300 (如圖5所 示)的部分。在至少一個實施例中，可通過化學機械平坦化制程去除導電層500和絕緣層 300直到到達鈍化層134，以暴露硅通孔200及接觸開口 400。應當理解，接觸600由填充于 圖4的接觸開口 400中的導電層500形成。本領域的技術人員應了解，本實施例僅使用絕緣層300作為掩膜，以便能夠將其 去除并縮小集成電路系統100的總體輪廓或厚度。而且，本領域的技術人員應了解，相互獨立的填充操作允許硅通孔200和接觸600 使用不同材料。而且，相互獨立的硅通孔200和接觸600的填充制程可更有助於地控制材 料填充速度。本領域的技術人員應了解，由于硅通孔200和接觸600可具有不同的直徑，因 此難以控制材料填充速度，以至影響填充速度。此外，硅通孔200和接觸600彼此獨立的填 充制程允許有清洗制程，從而避免交叉污染。值得注意的是，通過使用本實施例描述的方法、系統和/或元件，可實現硅通孔 200和接觸600彼此之間的物理隔離和電性隔離。應當理解，平坦化制程后，可對集成電路系統100執行清洗步驟，以去除表面污染 物，例如微粒、移動性粒子污染物、有機物和原生氧化物。因此，形成硅通孔200之后，使用例如氧化物掩膜之絕緣層300定義接觸開口 400 有助于保護硅通孔200免受污染和腐蝕。例如，在硅通孔200上形成的絕緣層300有助于 在形成接觸開口 400期間保護硅通孔200免受腐蝕。而且，通過形成絕緣層300使形成硅通孔200和接觸600的蝕刻制程相互分離，可降低交叉污染發生的幾率。而且，通過形成絕 緣層300來分離蝕刻制程允許硅通孔200的材料不同于接觸600的材料，從而允許各自結 構實現最優化。請參照圖7至圖18。圖7至圖18包括圖1至圖6中用于描述集成電路系統100 的附圖標記和制程步驟。值得注意的是，對應這些附圖標記的層、結構和制程步驟通常包括 圖1至圖6中描述的同樣的特征(例如構成、厚度、功能、制程技術等)，因此，在圖7至圖 18中不再重復描述，而是將對應圖1至圖6中的附圖標記的層、結構和制程步驟的相關描述 包含于圖7至圖18中同樣的附圖標記中。圖7顯示依據本發明另一實施例在初始制造階段的集成電路系統100的局部剖視 圖。集成電路系統100可包括基板102、阱104、第一元件106、第二元件108、柵極110、柵介 質112、溝道114、第一側壁116、第一襯墊118、第二側壁120、硅化物接觸122、介電層124、 隔離結構126、源極/漏極擴展區128、halo區130、源極/漏極132、鈍化層134以及硅通孔 開口 136。應當理解，基板102、阱104、第一元件106、第二元件108、柵極110、柵介質112、 溝道114、第一側壁116、第一襯墊118、第二側壁120、硅化物接觸122、介電層124、隔離結 構126、源極/漏極擴展區128、halo區130、源極/漏極132、鈍化層134以及硅通孔開口 136可包括圖1所述的任意特征，例如材料組成、厚度、功能和/或制程技術。圖8顯示圖7中形成硅通孔200后的結構。在此制造階段，本實施例的集成電路 系統100與圖2的集成電路系統100類似，并可包括硅通孔200、硅通孔阻擋層202和硅通 孔導體層204。應當理解，硅通孔200、硅通孔阻擋層202和硅通孔導體層204可包括上面 參照圖2所述的任意特征，例如材料組成、厚度、功能和/或制程技術。形成硅通孔200后，可對集成電路系統100執行蝕刻或平坦化制程，以去除硅通孔 阻擋層202和硅通孔導體層204的多余材料。這樣的制程如上面參照圖6所述。圖9顯示圖8中形成絕緣層300后的結構。在至少一個實施例中，絕緣層300可 形成于鈍化層134的上方或上面，并可包括氮化物(例如氮化物掩膜)。不過應當理解，還 可使用其他介電材料。一般而言，絕緣層300的目的或功能是覆蓋和/或保護硅通孔200 不受后續形成電性接觸期間可能發生的腐蝕或污染的影響。通常，絕緣層300的厚度可隨 集成電路系統100的設計規格和/或當前技術制程節點(例如45納米、32納米等)變動。 不過，這些參數并非限制本發明。因此，依據本實施例，絕緣層300的厚度僅限于在后續制 程步驟中保護硅通孔200的量。在至少一個實施例中，絕緣層300可用作接觸對準層。在這種情況下，可在定義后 續形成的接觸區域的絕緣層300的位置處形成開口 900。本領域的技術人員應了解，除傳統 用于掩膜上的參考點以外，該接觸對準制程還可使用硅通孔200的位置。圖10顯示圖9中形成接觸開口 400后的結構。一般而言，通過將圖9所示的具有 開口 900的絕緣層300用作掩膜，各接觸開口 400形成為自頂部穿過鈍化層134和介電層 124，以接觸各主動元件的柵極110和源極/漏極132。值得注意的是，絕緣層300和各接觸 開口 400的位置避免了硅通孔200的腐蝕或污染，亦即，接觸開口 400和硅通孔200彼此之 間物理隔離兼電性隔離。用于形成接觸開口 400的蝕刻劑和技術為現有技術，這里不作重
復ο本領域的技術人員應了解，形成接觸開口 400后，可利用現有技術去除絕緣層300，這里不作描述。而且，本領域的技術人員應了解，本實施例僅使用絕緣層300作為掩 膜，以便能夠將其去除并縮小集成電路系統100的總體輪廓或厚度。應當理解，形成接觸開口 400并去除絕緣層300后，可對集成電路系統100執行清 洗步驟，以去除表面污染物，例如微粒、移動性離子污染物、有機物和原生氧化物。在至少一 個實施例中，該清洗步驟可包括標準清洗I(SC-I)制程。圖11顯示圖10中形成導電層500后的結構。一般而言，導電層500可包括上面 參照圖5所述的任意特征，例如材料組成、厚度、功能和/或制程技術。不過，本實施例與圖 5的實施例不同的地方在于，本實施例的導電層500形成于鈍化層134的上方或上面并直接 接觸硅通孔200。與圖5 —樣，本實施例的導電層500可通過任意制程沉積，以充分填充圖 10的各接觸開口 400，從而與各柵極110和源極/漏極132形成穩固的電性互連(例如沒 有大量空洞)。圖12顯示圖11中去除多余材料后形成的結構。一般而言，可對集成電路系統100 執行局部或全局的平坦化制程，以去除導電層500(如圖11所示)。在至少一個實施例中， 可通過化學機械平坦化制程去除導電層500直至到達鈍化層134，從而暴露硅通孔200和接 觸600。應當理解，接觸600由填充于圖10的接觸開口 400中的導電層500形成。值得注意的是，可通過采用本實施例描述的方法、系統和/或元件，實現硅通孔 200和接觸600彼此之間的物理隔離和電性隔離。平坦化制程后，可對集成電路系統100執行清洗步驟，以去除表面污染物，例如微 粒、移動性粒子污染物、有機物和原生氧化物。因此，形成硅通孔200之后，使用例如氧化物掩膜之絕緣層300 (圖9)定義接觸開 口 400有助于保護硅通孔200免受污染和腐蝕。例如，在硅通孔200上方形成的絕緣層300 有助于在形成接觸開口 400期間保護硅通孔200免受腐蝕。而且，通過形成絕緣層300使 形成硅通孔200和接觸600的蝕刻制程相互分離，可降低交叉污染發生的幾率。此外，通過 形成絕緣層300來分離蝕刻制程允許硅通孔200的材料不同于接觸600的材料，從而允許 各自結構實現最優化。圖13顯示依據本發明另一實施例在初始制造階段中的集成電路系統100的局部 剖視圖。集成電路系統100可包括基板102、阱104、第一元件106、第二元件108、柵極110、 柵介質112、溝道114、第一側壁116、第一襯墊118、第二側壁120、硅化物接觸122、介電層 124、隔離結構126、源極/漏極擴展區128、halo區130、源極/漏極132和鈍化層134。應 當理解，基板102、阱104、第一元件106、第二元件108、柵極110、柵介質112、溝道114、第 一側壁116、第一襯墊118、第二側壁120、硅化物接觸122、介電層124、隔離結構126、源極 /漏極擴展區128、halo區130、源極/漏極132和鈍化層134可包括參照圖1所述的任意 特征，例如材料組成、厚度、功能和/或制程技術。本實施例的集成電路系統100與圖1的集成電路系統的區別在于在此制造階段， 本實施例沒有形成圖1的硅通孔開口 136。在此制造階段，本實施例的集成電路系統100在 鈍化層134中形成接觸開口 400。本領域的技術人員應了解，可在集成電路系統100的至少 一部分的上方或上面形成掩膜層(未圖示)，并將其圖案化，從而形成對準柵極110和源極 /漏極132的接觸開口 400。形成接觸開口 400后，可去除該掩膜并對集成電路系統100執行清洗步驟，以去除
13表面污染物，例如微粒、移動性離子污染物、有機物和原生氧化物。在至少一個實施例中，該 清洗步驟可包括標準清洗1 (SC-I)制程。圖14顯示圖13中形成接觸600后的結構。一般而言，接觸600可包括向電流通 道提供低電阻的任意材料。在至少一個實施例中，接觸600可包括鎢型材料。在這種情況 下，在形成接觸600之前，可沉積阻擋層502，例如鈦/氮化鈦，以改善附著力，降低鎢材料的 電遷移。不過應當理解，還可使用其他阻擋層。在至少一個實施例中，本領域的技術人員應了解，在鎢成核步驟期間，可使用原位 氫基等離子體處理技術，以降低和/或消除在鎢/氮化鈦界面的有害氟濃度。而且，本領域 的技術人員應了解，降低氟濃度有助于增加鈦/氮化鈦和鎢制程窗口，從而在無損產出的 情況下，允許引入更薄的阻擋層或鎢成核層，以進一步降低接觸電阻。一般而言，接觸600可通過任意制程沉積，其充分填充圖13的各接觸開口 400，從 而與各柵極110和源極/漏極132形成穩固的電性互連(例如沒有大量空洞)。應當理解， 可對各接觸開口 400進行過填充，以確保充分填充接觸開口 400。例如，接觸600和阻擋層 502可通過化學氣相沉積、物理氣相沉積或原子層沉積型制程沉積。在接觸開口 400中形成阻擋層502和導電層500后，可對集成電路系統100執行 蝕刻或平坦化制程，以去除阻擋層502和導電層500的多余材料而形成接觸600。這樣的制 程如上面參照圖6所述。圖15顯示圖14中形成絕緣層300后的結構。在至少一個實施例中，絕緣層300 可包括氮化物(例如氮化物掩膜)。不過應當理解，還可使用其他介電材料。一般而言，絕 緣層300的目的或功能是覆蓋和/或保護接觸600，以使接觸600不受后續形成硅通孔期 間可能發生的腐蝕或污染的影響。通常，絕緣層300的厚度可隨集成電路系統100的設計 規格和/或當前技術制程節點(例如45納米、32納米等)變動。不過，這些參數并非限制 本發明。因此，依據本實施例，絕緣層300的厚度僅限于在后續制程步驟中保護接觸600的 量。在至少一個實施例中，可圖案化絕緣層300以定義硅通孔。在這種情況下，可在定 義后續形成硅通孔區域的絕緣層300位置處形成開口 900。圖16顯示圖15中形成硅通孔開口 136后的結構。在集成電路系統100的一個或 多個區域中，硅通孔開口 136可形成為自頂部穿過鈍化層134、介電層124和隔離結構126， 并伸入基板102中。在其他實施例中，硅通孔開口 136可貫穿基板102。在其他實施例中， 硅通孔開口 136可形成于基板102的底部138。應當理解，硅通孔開口 136可包括能夠用于 電性互連的硅通孔。在至少一個實施例中，所形成的各硅通孔開口 136并不與接觸600相 接觸。一般而言，硅通孔開口 136可通過加工和/或蝕刻形成。在這種情況下，可使用例 如機械鉆孔、激光燒蝕以及特定干蝕刻和濕蝕刻制程。本領域的技術人員應了解，硅通孔開口 136的深度和直徑可隨集成電路系統100 的孔的類型、應用、設計規格和/或當前技術制程節點(例如45納米、32納米等)變化。例 如，硅通孔開口 136的深度可在約20微米至500微米之間變化，直徑可在約200納米至200 微米之間變化。一般而言，硅通孔開口 136的高寬比在約0.3 1至大于20 1之間變化。形成硅通孔開口 136后，可對集成電路系統100執行清洗步驟，以去除表面污染物，例如微粒、移動性離子污染物、有機物和原生氧化物。在至少一個實施例中，該清洗步驟 可包括標準清洗1 (SC-I)制程。本領域的技術人員應了解，本實施例僅使用絕緣層300作為掩膜，以便能夠將其 去除并縮小集成電路系統100的總體輪廓或厚度。圖17顯示圖16中形成硅通孔200后的結構。硅通孔200可包括硅通孔阻擋層 202和硅通孔導體層204。一般而言，硅通孔阻擋層202可包括介電材料，以促進硅通孔導體204與基板102 之間的電性絕緣或隔離。在至少一個實施例中，硅通孔阻擋層202可包括通過熱氧化形成 的氧化層。不過應當理解，還可使用其他材料和制程。本領域的技術人員應了解，可以有策 略地設計硅通孔阻擋層202，以減少移動性離子污染物的電遷移。應當理解，硅通孔阻擋層 202可形成于圖16的硅通孔開口 136中。硅通孔導體層204可沉積于硅通孔阻擋層202的上方或上面，并可包括任意導電 材料。在至少一個實施例中，硅通孔導體204可包括鎢材料或銅材料。本領域的技術人員 應了解，在用硅通孔導體層204填充之前，可先沉積晶種層，以改善沉積和界面質量。一般而言，硅通孔導體層204可通過任意制程沉積，該制成能夠充分填充各硅通 孔開口 136，以形成穩固的電性互連(例如，沒有大量空洞)。應當理解，可對各硅通孔開口 136進行過填充，以確保硅通孔開口 136的充分填充。例如，可通過化學氣相沉積、物理氣相 沉積或原子層沉積制程沉積硅通孔導體層204。圖18顯示圖17中去除多余材料后形成的結構。一般而言，可對集成電路系統100 執行局部或全局的平坦化制程。在至少一個實施例中，可通過化學機械平坦化制程去除形 成于鈍化層134上方的硅通孔導體層204的多余部分，直到到達鈍化層134，從而暴露硅通 孔200和接觸600。值得注意的是，可通過采用本實施例描述的方法、系統和/或元件，實現硅通孔 200和接觸600彼此之間的物理隔離和電性隔離。平坦化制程后，可對集成電路系統100執行清洗步驟，以去除表面污染物，例如微 粒、移動性粒子污染物、有機物和原生氧化物。因此，形成接觸600后，使用例如氮化物掩膜之絕緣層300 (如圖16所示)定義硅 通孔開口 136有助于保護接觸600免受污染和腐蝕。例如，在接觸600上方形成的絕緣層 300有助于在形成硅通孔開口 136期間保護接觸600免受腐蝕。而且，通過形成絕緣層300 使形成硅通孔200和接觸600的蝕刻制程相互分離，可降低交叉污染發生的幾率。此外，通 過形成絕緣層300來分離蝕刻制程允許硅通孔200的材料不同于接觸600的材料，從而允 許各自結構實現最優化。。本領域的技術人員應了解，圖1至圖18的實施例所描述的硅通孔可形成于兩個或 多個相互結合呈三維堆疊結構的基板/晶圓之間。而且，任意三維堆疊結構(例如堆疊晶 圓)在形成后可切割成單個堆疊式晶粒或芯片，各堆疊式晶粒或芯片內部具有多層集成電 路。圖19顯示依據本發明實施例集成電路系統100的制造方法1900的流程圖。方法 1900包括在方塊1902中，提供包括主動元件的基板；在方塊1904中，形成硅通孔；在方塊 1906中，在該硅通孔的上方形成絕緣層，以保護該硅通孔；在方塊1908中，在形成該絕緣層
15后，形成至該主動元件的接觸；以及在方塊1910中，去除該絕緣層。所述方法、流程、裝置、設備、產品和/或系統簡單明了、經濟有效、靈活多變、精 確、靈敏而有效，可適應現有元件進行簡單、有效、經濟的制造、應用和使用。本發明具有諸多優點。一個優點是本發明有助于在接觸蝕刻期間保護硅通孔免受 腐蝕。另一個優點是本發明有助于在硅通孔蝕刻期間保護接觸免受腐蝕。本發明通過形成絕緣層有助于分離硅通孔和接觸的蝕刻制程，從而避免交叉污染 問題。本發明通過形成絕緣層來分離硅通孔和接觸的蝕刻制程，提供了獨立的硅通孔栓 塞(Plug)的形成方法。通過允許硅通孔和接觸使用相互獨立的材料，可使各結構分別實現 最優化。本發明的再一個重要優點是其符合降低成本、簡化系統、提高性能的歷史性發展 趨勢。因此，本發明的上述以及其他優點提升了技術水平。盡管本文結合特定實施例描述了本發明，應當理解的是，本領域技術人員可根據 上述說明進行替換和更改。因此，所有此類替換和變更均落入權利要求范圍。上述內容或 附圖所示內容均為描述性質，而非限制本發明。
權利要求
一種集成電路系統的制造方法，包括提供包括主動元件的基板；在該基板中形成硅通孔；在該硅通孔上方形成絕緣層，以保護該硅通孔；形成該絕緣層后，形成至該主動元件的接觸；以及去除該絕緣層。
2.如權利要求1所述的集成電路系統的制造方法，其中，形成該絕緣層的步驟還包括 形成氧化物或氮化物。
3.如權利要求1所述的集成電路系統的制造方法，其中，在該基板中形成該硅通孔的 步驟還包括使該硅通孔穿過隔離結構。
4.如權利要求1所述的集成電路系統的制造方法，還包括使該硅通孔和該接觸穿過 形成于該基板和該主動元件上方的鈍化層的步驟。
5.如權利要求1所述的集成電路系統的制造方法，其中，去除該絕緣層的步驟還包括 平坦化該集成電路系統，以暴露該硅通孔和該接觸。
6.一種集成電路系統的制造方法，包括 提供包括主動元件的基板；形成至該主動元件的接觸；在該接觸上方形成絕緣層，以保護該接觸；形成該絕緣層后，形成伸入該基板中的硅通孔開口 ；去除該絕緣層；以及形成硅通孔。
7.如權利要求6所述的集成電路系統的制造方法，其中，形成該絕緣層的步驟還包括 形成氮化物。
8.如權利要求6所述的集成電路系統的制造方法，其中，形成伸入該基板中的該硅通 孔開口的步驟還包括使該硅通孔開口穿過隔離結構。
9.如權利要求6所述的集成電路系統的制造方法，還包括平坦化該集成電路系統，以 暴露該硅通孔和該接觸。
10.如權利要求6所述的集成電路系統的制造方法，其中，形成該絕緣層以在形成該硅 通孔開口期間防止該接觸被腐蝕。
全文摘要
本發明公開一種集成電路系統的制造方法，包括提供包括主動元件的基板；在該基板中形成硅通孔；在該硅通孔上方形成絕緣層，以保護該硅通孔；形成該絕緣層后，形成至該主動元件的接觸；以及去除該絕緣層。
文檔編號H01L21/768GK101894793SQ201010182889
公開日2010年11月24日 申請日期2010年5月19日 優先權日2009年5月21日
發明者C·M·萊克, D·譚, J·C·拉姆, L-C·夏, P·R·葉拉漢卡, T·蒂亞姆 申請人:新加坡格羅方德半導體制造私人有限公司