專利名稱：橫向雙擴散金屬氧化物半導體晶體管及其制造方法
技術領域：
本發明涉及半導體晶體管及其制造方法，更具體地，本發明涉及一種橫向雙擴散金屬氧化物半導體(Lateral double diffusion Metal Oxide Silicon, LDMOS)晶體管及其制造方法。
背景技術：
半導體晶體管有時需要在超過正常工作環境的工作電壓(例如，大于Mkv)下工作或不被擊穿。由于橫向雙擴散金屬氧化物半導體晶體管(LDM0Q是一種具有較高擊穿電壓的半導體晶體管，因此在這方面得到了越來越廣泛的應用。LDMOS除具有工作電壓高、工藝相對簡單、易于與其他工藝兼容的優點之外，還具有優異的高功率、增益和線性等特點。現有技術中一種常見的LDMOS晶體管包括形成在襯底上的深N型阱，第一 N型阱， 第二 N型阱，形成在深N型阱、第一 N型阱和第二 N型阱之間的P型阱，柵極區域，源極區域以及形成在輕摻雜區域中的漏極區域，其中，源極區域和漏極區域均形成在P型阱中，或分別形成在P型阱和N型阱中。由于在漏極區域周圍形成有輕摻雜區域，而源極區域周圍沒有該區域，所以晶體管在結構上不對稱，使得源極區域和漏極區域不能互換，而且其擊穿電壓相對較低，這些不僅影響了 LDMOS晶體管的整體性能，而且阻礙了電路的整合設計。針對上述不足，可以在制造源極區域時也形成輕摻雜區域，這樣能夠保證LDMOS晶體管具有較高的擊穿電壓，同時使得LDMOS晶體管在結構上對稱。但上述結構也存在一些缺點。第一，源極區域和漏極區域均在P型阱或分別在P 型阱和N型阱中形成，仍然無法獲得較高的擊穿電壓；第二，隨著半導體技術的發展，半導體晶體管的尺寸越來越小，柵極區域與襯底之間的柵氧化層也越來越薄，因此，當向漏極區域施加高電壓時，該高電壓有可能穿過柵氧化層與柵極區域接通使得漏極區域與柵極區域之間的電壓過高發生擊穿，導致晶體管損壞。因此，有必要對現有的LDMOS晶體管結構進行改進，以實質性地提高其擊穿電壓， 防止由高電壓導致的漏極區域與柵極區域之間的擊穿，從而改善其在正常或非正常工作電壓下的穩定性。
發明內容
在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式
部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。針對上述現有技術中的擊穿電壓較低的問題，本發明提供了一種橫向雙擴散金屬氧化物半導體晶體管的制造方法，包括a)提供襯底；b)在所述襯底的表面實施淺溝槽隔離工藝形成第一溝槽和與所述第一溝槽平行且間隔一定距離的第二溝槽；
C)在所述襯底中摻雜形成深N型阱，所述深N型阱包圍所述第一溝槽和所述第二溝槽；d)在所述襯底中摻雜形成包圍所述第一溝槽的第一 N型阱，并在所述襯底中摻雜形成包圍所述第二溝槽的第二 N型阱，其中，所述第一 N型阱與所述第二 N型阱之間的距離小于所述第一溝槽與所述第二溝槽之間的距離，且所述第一 N型阱和所述第二 N型阱均比所述深N型阱淺；e)在所述第一 N型阱和所述第二 N型阱之間摻雜形成比所述第一 N型阱和所述第二 N型阱深但比所述深N型阱淺的P型阱，且所述P型阱與兩側的所述第一 N型阱和所述第二 N型阱以及下方的所述深N型阱分別形成pn結；f)在所述P型阱的上方制造柵極區域，使所述柵極區域覆蓋所述第一溝槽的一部分、所述第二溝槽的一部分、所述第一 N型阱的一部分、所述第二 N型阱的一部分和所述P 型阱，并且所述柵極區域的寬度小于所述第一溝槽和所述第二溝槽最外側之間的距離；g)在所述第一 N型阱中，在所述第一溝槽的最外側形成源極區域；和h)在所述第二 N型阱中，在所述第二溝槽的最外側形成漏極區域。進一步地，所述晶體管相對于所述柵極區域的寬度的中心線左右對稱。進一步地，所述P型阱與所述第一溝槽之間的距離至少為5nm。進一步地，所述P型阱與所述第一溝槽之間的距離為5nm 50nm。進一步地，所述P型阱與所述第二溝槽之間的距離至少為5nm。進一步地，所述P型阱與所述第二溝槽之間的距離為5nm 50nm。本發明還提供了一種橫向雙擴散金屬氧化物半導體晶體管，包括襯底；第一溝槽，所述第一溝槽位于所述襯底的表面；第二溝槽，所述第二溝槽位于所述襯底的表面，其中，所述第二溝槽與所述第一溝槽平行且二者之間間隔一定距離；深N型阱，所述深N型阱包圍所述第一溝槽和所述第二溝槽；第一 N型阱，所述第一 N型阱包圍所述第一溝槽，且所述第一 N型阱比所述深N型阱淺；第二 N型阱，所述第二 N型阱包圍所述第二溝槽，且所述第二 N型阱比所述深N型阱淺，所述第二 N型阱與所述第一 N型阱之間的距離小于所述第一溝槽與所述第二溝槽之間的距離；P型阱，所述P型阱在所述第一 N型阱和所述第二 N型阱之間且與所述第一 N型阱、所述第二 N型阱和所述深N型阱分別形成pn結，其中，所述P型阱比所述第一 N型阱和所述第二 N型阱深但比所述深N型阱淺；柵極區域，所述柵極區域位于所述襯底的上方，并覆蓋所述第一溝槽的一部分、所述第二溝槽的一部分、所述第一 N型阱的一部分、所述第二 N型阱的一部分和所述P型阱， 且所述柵極區域的寬度小于所述第一溝槽和所述第二溝槽最外側之間的距離；源極區域，所述源極區域在所述第一 N型阱中，且位于所述第一溝槽的外側；和漏極區域，所述漏極區域在所述第二 N型阱中，且位于所述第二溝槽的外側。進一步地，所述晶體管相對于所述柵極區域的寬度的中心線左右對稱。
進一步地，所述P型阱與所述第一溝槽之間的距離至少為5nm。進一步地，所述P型阱與所述第一溝槽之間的距離為5nm 50nm。進一步地，所述P型阱與所述第二溝槽之間的距離至少為5nm。進一步地，所述P型阱與所述第二溝槽之間的距離為5nm 50nm。因此，本發明提供的LDM0S，由于形成有第一溝槽和第二溝槽、且二者均與P型阱之間存在一定間距、以及源極區域和漏極區域均在N型阱中形成，因此在不增加柵極區域寬度的情況下有效地提高了擊穿電壓，延長了 LDMOS的壽命，改進了 LDMOS的性能；第二，在優選的情況下，對稱的結構使得源極區域和漏極區域可以互換，這不但提高了晶體管的性能，而且易于電路設計；第三，由于第二溝槽的存在，保證了柵極區域與漏極區域之間很好的絕緣，這樣也在不增大柵極區域尺寸的情況下降低了漏極區域與柵極區域之間發生擊穿的可能性，因此延長了晶體管的壽命。另外，本發明提供的LDMOS的制造方法簡單易行，不需要耗費過多的人力和物力，可以以較低的生產成本獲得性能顯著改善的LDM0S。
本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。在附圖中，圖1所示為根據本發明一個方面的制造LDMOS晶體管的方法流程圖；圖2A至2F所示為根據本發明一個方面的制造LDMOS晶體管的剖面結構示意圖；圖3所示為根據本發明的方法制造出的LDMOS晶體管的示意圖。
具體實施例方式在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員來說顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。為了徹底了解本發明，將在下列的描述中提出詳細的描述，以便說明本發明是如何提出橫向雙擴散金屬氧化物半導體晶體管及其制造方法的。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。首先，結合圖1以及圖2A至2F詳細說明根據本發明的方法制造LDMOS的步驟。圖 1所示為根據本發明一個方面的制造LDMOS晶體管的方法流程圖；圖2A至2F所示為根據本發明一個方面的制造LDMOS晶體管的剖面結構示意圖。首先，在步驟101中，提供襯底200。然后，在步驟102中，如圖2A所示，在襯底200的表面實施淺溝槽隔離工藝形成第一溝槽201和第二溝槽202，其中，第一溝槽201和第二溝槽202相互平行且間隔一定距離。然后，在步驟103中，如圖2B所示，在形成有第一溝槽201和第二溝槽202的襯底 200中進行摻雜形成深N型阱203，其中，深N型阱203包圍第一溝槽201和第二溝槽202。 優選的情況下，形成深N型阱203的摻雜工藝為以離子濃度為每平方厘米IO12 1014、離子能量為100 2000Kev、入射角度為0 10傾斜角的離子注入工藝注入磷離子形成深N型阱。然后，在步驟104中，如圖2C所示，為了保證最后形成的晶體管具有較高的擊穿電壓，需要在N型阱中形成源極區域和漏極區域，因此，在襯底200中摻雜形成包圍第一溝槽 201的第一 N型阱204，并在襯底200中摻雜形成包圍第二溝槽202的第二 N型阱205，其中，第一 N型阱204與第二 N型阱205之間的距離小于第一溝槽201與第二溝槽202之間的距離，且第一 N型阱204和第二 N型阱205均比深N型阱203淺。優選的情況下，形成第一 N型阱204和第二 N型阱205的摻雜工藝為以離子濃度為每平方厘米IO12 1014、離子能量為1 500Kev、入射角度為0 10傾斜角的離子注入工藝注入磷離子形成N型阱。然后，在步驟105中，如圖2D所示，在第一 N型阱204和第二 N型阱205之間摻雜形成比第一 N型阱204和第二 N型阱205深但比深N型阱203淺的P型阱206，使P型阱 206與襯底200隔開，P型阱206與兩側的第一 N型阱204和第二 N型阱205以及下方的深 N型阱203分別形成pn結，其中，為了保證晶體管中具有較高的串聯電阻，P型阱206與第一溝槽201之間的距離至少為5nm，優選地為5nm 50nm ；P型阱206與第二溝槽202之間的距離至少為5nm，優選地為5nm 50nm。優選的情況下，形成P型阱206的摻雜工藝為以離子濃度為每平方厘米IO12 1014、離子能量為1 500Kev、入射角度為0 10傾斜角的離子注入工藝注入硼離子形成P型阱。然后，在步驟106中，如圖2E所示，在P型阱206的上方制造柵極區域207，使柵極區域207覆蓋第一溝槽201的一部分、第二溝槽202的一部分、第一 N型阱204的一部分、 第二 N型阱205的一部分和P型阱206，并且柵極區域207的寬度小于第一溝槽201和第二溝槽202最外側之間的距離，如圖2E中的L所示。所述制造柵極區域207的方法優選地為先進行多晶硅沉積，然后進行光刻工藝，最后進行刻蝕。最后，在步驟107中，如圖2F所示，在第一 N型阱204中，在第一溝槽201的最外側以諸如離子注入的方式形成源極區域208 ；在第二 N型阱205中，在第二溝槽202的最外側以諸如離子注入的方式形成漏極區域209。優選的情況下，由上述方法制造出的晶體管相對于柵極區域207的寬度的中心線 (如圖2F所示的X線)左右對稱，換言之，第一溝槽201與第二溝槽202、第一 N型阱204與第二 N型阱205、源極區域208與漏極區域209分別關于柵極區域207的寬度的中心線(如圖2F所示的X線)左右對稱。本領域技術人員知曉，由于工藝的限制，此處所述的左右對稱可以是近似的左右對稱。以下參考圖3，說明根據本發明的方法制造的LDMOS晶體管的示意圖。如圖3所示，LDMOS包括襯底300，第一溝槽301，第二溝槽302，深N型阱303，第一 N型阱304，第二 N型阱305，P型阱306，柵極區域307，源極區域308和漏極區域309。其中，第一溝槽301和第二溝槽302位于襯底300的表面，二者相互平行且間隔一
定距離；其中，深N型阱303包圍第一溝槽301和第二溝槽302 ；其中，第一 N型阱304包圍第一溝槽301，且第一 N型阱304比深N型阱303淺；其中，第二 N型阱305包圍第二溝槽302，且第二 N型阱305比深N型阱303淺， 第一 N型阱304和第二 N型阱305之間的距離小于第一溝槽301和第二溝槽302之間的距 1 ；
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其中，P型阱306在第一 N型阱304和第二 N型阱305之間且與第一 N型阱304、 第二 N型阱305和深N型阱303分別形成pn結，其中，P型阱306比第一 N型阱304和第二 N型阱305深但比深N型阱303淺，P型阱306與第一溝槽301之間的距離至少為5nm， 優選地為5nm 50nm ；P型阱306與第二溝槽302之間的距離至少為5nm，優選地為5nm 50nm ；其中，柵極區域307位于P型阱306的上方，并覆蓋第一溝槽301的一部分、第二溝槽302的一部分、第一 N型阱304的一部分、第二 N型阱305的一部分和P型阱306，且所述柵極區域307的寬度小于第一溝槽301和第二溝槽302最外側之間的距離；其中，源極區域308，位于第一 N型阱304中、且位于第一溝槽301的外側；其中，漏極區域309，位于第二 N型阱305中、且位于第二溝槽302的外側；其中，在優選的情況下，晶體管相對于柵極區域307的寬度的中心線(如圖3所示的X線)左右對稱，換言之，第一溝槽301與第二溝槽302、第一 N型阱304與第二 N型阱 305、源極區域308與漏極區域309分別關于柵極區域307的寬度的中心線左右對稱。本領域技術人員知曉，由于工藝的限制，此處所述的左右對稱可以是近似的左右對稱。可以用本領域技術人員公知的任意方法形成上述各種層結構、各種通孔和其他結構。還需要理解的是，當提到某一層位于另一層或襯底“上”或“下”時，此層可以直接位于另一層或襯底的“上”或“下”，或者其間也可以出現中間層。綜上所述，本發明提供的LDM0S，由于形成有第一溝槽和第二溝槽、且二者均與P 型阱之間存在一定間距、以及源極區域和漏極區域均在N型阱中形成，因此在不增加柵極區域寬度的情況下有效地提高了擊穿電壓，延長了 LDMOS的壽命，改進了 LDMOS的性能；第二，在優選的情況下，對稱的結構使得源極區域和漏極區域可以互換，這不但提高了晶體管的性能，而且易于電路設計；第三，由于第二溝槽的存在，保證了柵極區域與漏極區域之間很好的絕緣，這樣也在不增大柵極區域尺寸的情況下降低了漏極區域與柵極區域之間發生擊穿的可能性，因此延長了晶體管的壽命。另外，本發明提供的LDMOS的制造方法簡單易行，不需要耗費過多的人力和物力，可以以較低的生產成本獲得性能顯著改善的LDM0S。本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發明并不局限于上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的范圍以內。本發明的保護范圍由附屬的權利要求書及其等效范圍所界定。
權利要求
1.一種橫向雙擴散金屬氧化物半導體晶體管的制造方法，包括a)提供襯底；b)在所述襯底的表面實施淺溝槽隔離工藝形成第一溝槽和與所述第一溝槽平行且間隔一定距離的第二溝槽；c)在所述襯底中摻雜形成深N型阱，所述深N型阱包圍所述第一溝槽和所述第二溝槽；d)在所述襯底中摻雜形成包圍所述第一溝槽的第一N型阱，并在所述襯底中摻雜形成包圍所述第二溝槽的第二 N型阱，其中，所述第一 N型阱與所述第二 N型阱之間的距離小于所述第一溝槽與所述第二溝槽之間的距離，且所述第一 N型阱和所述第二 N型阱均比所述深N型阱淺；e)在所述第一N型阱和所述第二 N型阱之間摻雜形成比所述第一 N型阱和所述第二 N 型阱深但比所述深N型阱淺的P型阱，且所述P型阱與兩側的所述第一 N型阱和所述第二 N型阱以及下方的所述深N型阱分別形成pn結；f)在所述P型阱的上方制造柵極區域，使所述柵極區域覆蓋所述第一溝槽的一部分、 所述第二溝槽的一部分、所述第一 N型阱的一部分、所述第二 N型阱的一部分和所述P型阱，并且所述柵極區域的寬度小于所述第一溝槽和所述第二溝槽最外側之間的距離；g)在所述第一N型阱中，在所述第一溝槽的最外側形成源極區域；和h)在所述第二N型阱中，在所述第二溝槽的最外側形成漏極區域。
2.根據權利要求1所述的制造方法，其特征在于，所述晶體管相對于所述柵極區域的寬度的中心線左右對稱。
3.根據權利要求1所述的制造方法，其特征在于，所述P型阱與所述第一溝槽之間的距離至少為5nm。
4.根據權利要求3所述的制造方法，其特征在于，所述P型阱與所述第一溝槽之間的距離為5nm 50nmo
5.根據權利要求1所述的制造方法，其特征在于，所述P型阱與所述第二溝槽之間的距離至少為5nm。
6.根據權利要求5所述的制造方法，其特征在于，所述P型阱與所述第二溝槽之間的距離為5nm 50nmo
7.一種橫向雙擴散金屬氧化物半導體晶體管，包括 襯底；第一溝槽，所述第一溝槽位于所述襯底的表面；第二溝槽，所述第二溝槽位于所述襯底的表面，其中，所述第二溝槽與所述第一溝槽平行且二者之間間隔一定距離；深N型阱，所述深N型阱包圍所述第一溝槽和所述第二溝槽；第一 N型阱，所述第一 N型阱包圍所述第一溝槽，且所述第一 N型阱比所述深N型阱淺；第二 N型阱，所述第二 N型阱包圍所述第二溝槽，且所述第二 N型阱比所述深N型阱淺， 所述第二N型阱與所述第一N型阱之間的距離小于所述第一溝槽與所述第二溝槽之間的距 1 ；P型阱，所述P型阱在所述第一 N型阱和所述第二 N型阱之間且與所述第一 N型阱、所述第二 N型阱和所述深N型阱分別形成pn結，其中，所述P型阱比所述第一 N型阱和所述第二 N型阱深但比所述深N型阱淺；柵極區域，所述柵極區域位于所述襯底的上方，并覆蓋所述第一溝槽的一部分、所述第二溝槽的一部分、所述第一 N型阱的一部分、所述第二 N型阱的一部分和所述P型阱，且所述柵極區域的寬度小于所述第一溝槽和所述第二溝槽最外側之間的距離；源極區域，所述源極區域在所述第一 N型阱中，且位于所述第一溝槽的外側；和漏極區域，所述漏極區域在所述第二 N型阱中，且位于所述第二溝槽的外側。
8.根據權利要求7所述的晶體管，其特征在于，所述晶體管相對于所述柵極區域的寬度的中心線左右對稱。
9.根據權利要求7所述的晶體管，其特征在于，所述P型阱與所述第一溝槽之間的距離至少為5nm。
10.根據權利要求9所述的晶體管，其特征在于，所述P型阱與所述第一溝槽之間的距離為5nm 50nmo
11.根據權利要求7所述的晶體管，其特征在于，所述P型阱與所述第二溝槽之間的距離至少為5nm。
12.根據權利要求11所述的晶體管，其特征在于，所述P型阱與所述第二溝槽之間的距離為5nm 50nmo
全文摘要
本發明涉及一種橫向雙擴散金屬氧化物半導體晶體管及其制造方法。所述橫向雙擴散金屬氧化物半導體晶體管包括襯底，第一溝槽，第二溝槽，深N型阱，第一N型阱，第二N型阱，P型阱，柵極區域，源極區域和漏極區域。本發明提供的橫向雙擴散金屬氧化物半導體晶體管，可以在不增加柵極區域寬度的情況下有效地提高擊穿電壓，延長LDMOS的壽命，改進LDMOS的性能；并且，對稱的結構使得源極區域和漏極區域可以互換，這不但提高了晶體管的性能，而且易于電路設計；最后，可以在不增大柵極區域尺寸的情況下降低漏極區域與柵極區域之間發生擊穿的可能性，因此延長了晶體管的壽命。
文檔編號H01L21/762GK102254823SQ20101018277
公開日2011年11月23日 申請日期2010年5月20日 優先權日2010年5月20日
發明者劉金華 申請人:中芯國際集成電路制造(上海)有限公司