專利名稱：半導體器件柵氧化層完整性的測試結構的制作方法
技術領域：
本發明涉及半導體制造技術領域，特別涉及一種半導體器件柵氧化層完整性的測 試結構。
背景技術：
隨著半導體技術的不斷發展，集成電路中的MOS晶體管的柵氧化層的厚度也由 20-30nm降至Inm以下。柵氧化層不斷向薄膜方向發展，而電源電壓卻不宜降低，在較高的 電場強度下。勢必使柵氧化層的性能成為一個突出的問題。柵氧抗電性能不好將引起MOS 器件電參數不穩定，如闡值電壓漂移，跨導下降、漏電流增加等，進一步可引起柵氧的擊 穿，導致器件的失效，使整個集成電路陷入癱瘓狀態。因此，柵氧化層的可靠性變的至關重 要，而柵氧化層的可靠性問題主要討論缺陷密度(Defect Density)問題和與時間有關的介 質擊穿(TDDB =Time Dependent Dielectric Breakdown)問題，多年來這些問題一直是超大 規模集成電路可靠性研究領域關注的熱點，也是限制集成度提高的重要原因。柵氧化層完整性(GOI)測試主要監測評估柵氧化層受外在因素的影響，這些因素 包括制程中產生的缺陷或者微粒。現有技術GOI測試結構主要監測有源區，多晶硅柵邊緣， 淺槽隔離邊緣的缺陷，請參見圖IA至圖1C，現有技術的GOI測試結構主要有以下類型請參見圖1A，其所示的GOI測試結構為有源區類型方形的多晶硅柵110覆蓋方 形的有源區120，該結構擁有最大的有源區面積，用以監測有源區120的應力(stress)對柵 氧化層造成的影響。請參見圖1B，其所示的GOI測試結構為多晶硅柵邊緣類型條狀多晶硅柵130覆 蓋方形有源區140，該結構擁有最大的多晶硅柵邊緣長度，用以監測條狀多晶硅柵130邊緣 的應力對柵氧化層造成的影響。請參見圖1C，其所示的GOI測試結構為淺槽隔離邊緣類型方形多晶硅柵150覆 蓋包括條狀淺槽隔離160的有源區170，該結構擁有最大的淺槽隔離邊緣長度，用以監測淺 槽隔離160邊緣的應力對柵氧化層造成的影響。然而由于工藝的發展，對GOI的測試技術也提出了新的挑戰，特別是隨著柵氧化 層厚度的變化，新材料的引入，傳統的GOI測試方法已經遠遠不能滿足工藝的進步。在現有技術中，GOI測試結構只是注重在柵有源區，多晶硅柵邊緣，淺槽隔離邊緣 的應力對柵氧化層造成的影響進行監測，然而這些結構卻忽略了多晶硅柵邊緣和淺槽隔 離邊緣相接近處的應力所產生的影響，而淺槽隔離邊緣的應力對多晶硅柵邊緣的刻蝕有 負面的影響，請參見圖2，其所示為STI剖面結構示意圖，據圖可知在有源區210的平面區 上生長出的柵氧化膜厚度220為26人，而在頂角區域，由于受到擠壓應力，氧化膜厚度只 有20—24人。這種厚度不均勻會造成兩個嚴重的后果一是導致雙峰效應(double-hump effect) ；二是影響柵介質層的可靠度，即柵氧化層完整性G0I。對于采用STI工藝的MOS器 件，邊緣電場的作用會造成器件的閾值電壓(thereshold voltage, Vth)在接近STI區域降 低，產生寄生的低閾值電壓MOS管，惡化了器件在亞閾值區域的性能。而且較薄的氧化膜的擊穿特性差，通常在GOI測試中最早失效的區域就是在STI邊緣。由于現有技術中的GOI測試結構忽略對這部分進行缺陷分析，導致器件因這部分存在缺陷而失效的情況時有發生，特別是隨著柵氧化層厚度的減小，和新材料的應用，如高 介電常數的材料和新型金屬柵的應用，以上問題導致器件失效的問題變的日益突出。
發明內容
本發明旨在解決現有技術中的柵氧化層完整性測試結構忽略對柵氧化層邊緣和 淺槽隔離邊緣相接近處的缺陷，導致器件因這部分存在缺陷而失效的情況時有發生的問題。有鑒于此，本發明提供一種半導體器件柵氧化層完整性的測試結構，包括有源 區；所述多個淺槽隔離平行間隔設置于所述有源區中；所述多個柵極結構平行間隔的覆蓋 于所述淺槽隔離上。進一步的，所述柵極結構包括柵極及柵氧化層。進一步的，所述柵極為多晶硅或金屬柵。進一步的，所述柵氧化層為氧化層，氮化層或高介電常數材料層。進一步的，所述多個柵極結構與所述多個淺槽隔離呈平行設置。進一步的，所述多個柵極結構與所述多個淺槽隔離呈交叉設置。利用本發明提供的半導體器件柵氧化層完整性的測試結構可以監測出多晶硅柵 邊緣和淺槽隔離邊緣相接近處的應力對柵氧化層造成的影響，并通過缺陷分析可以有效的 避免淺槽隔離邊緣的應力對柵邊緣的刻蝕的負面影響。
圖IA至圖IC所示為現有技術中的柵氧化層完整性的測試結構示意圖；圖2所示為淺槽隔離剖面結構示意圖；圖3A至圖3C所示為本發明一實施例提供的半導體器件柵氧化層完整性的測試結 構示意圖；圖4A至圖4B所示為本發明另一實施例提供的半導體器件柵氧化層完整性的測試 結構示意圖。
具體實施例方式為使本發明的技術特征更明顯易懂，下面結合附圖，給出具體實施例，對本發明做 進一步的描述。本發明的實施例提供一種半導體器件柵氧化層完整性的測試結構，該測試結構， 包括有源區；所述多個淺槽隔離(STI)平行間隔設置于所述有源區中；所述多個柵極結構 平行間隔的覆蓋于所述淺槽隔離上。其中所述柵極結構包括柵極及柵氧化層。所述柵極為多晶硅或金屬柵。所述柵 氧化層為氧化層，氮化層或高介電常數材料層。在本發明一實施例中，所述多個柵極結構與所述多個淺槽隔離呈平行設置。請參見圖3A，3B，其中圖3A中的淺槽隔離320位于柵極結構330下方，圖3B中的淺槽隔離320’位于柵極結構330’之間。當設置于有源區310，310’中的柵極結構330，330’ 與稀疏型的淺槽隔離320，320，相平行時，此時淺槽隔離320，320，對柵極結構330，330，邊 緣產生的一個應力的方向是垂直于柵極結構330，330’的，因而此結構可以監測到垂直于柵 極結構330，330’邊緣方向的一個應力產生的影響。請參見圖3C，當設置于有源區310”中的柵極結構330”與致密型的淺槽隔離320” 相平行時，即柵極結構330”下方和之間均存在淺槽隔離320”，此時淺槽隔離320”之間相鄰 很近其中相鄰淺槽隔離320”的邊緣應力會同時影響到柵極結構330”，導致柵氧化層中的 應力較大，因而此結構可以監測到垂直于柵極結構330”邊緣的方向相反的兩個應力共同作 用的影響。在本發明的另一實施例中，多個柵極結構與所述多個淺槽隔離呈交叉設置。請參見圖4A，當設置于有源區410中的柵極結構430與稀疏型的淺槽隔離420相 交時，此時淺槽隔離420邊緣會產生一個方向平行于柵極結構430邊緣的應力，因而該結構 可以監測到平行于柵極結構230邊緣方向的一個應力產生的影響。請參見圖4B，當設置于有源區410’中的柵極結構430’與致密型的淺槽隔離420’ 相交時，此時淺槽隔離420’相鄰很近，相鄰的兩個淺槽隔離420’會同時對柵極結構430’ 的邊緣產生應力，所產生的兩個應力的方向平行于柵極結構430’邊緣并且方向相反，因而 該結構可以監測到平行于柵極結構430’邊緣的方向相反的兩個應力共同作用的影響。利用本發明實施例提供的半導體器件柵氧化層完整性的測試結構可以監測出多 晶硅柵邊緣和淺槽隔離邊緣相接近處的應力對柵氧化層造成的影響，并通過缺陷分析可以 有效的避免淺槽隔離邊緣的應力對多晶硅柵邊緣的刻蝕的負面影響。雖然本發明已以較佳實施例揭露如上，然其并非用以限定本發明，任何所屬技術 領域中具有通常知識者，在不脫離本發明的精神和范圍內，當可作些許的更動與潤飾，因此 本發明的保護范圍當視權利要求書所界定者為準。
權利要求
一種半導體器件柵氧化層完整性的測試結構，其特征在于，包括有源區；所述多個淺槽隔離平行間隔設置于所述有源區中；所述多個柵極結構平行間隔的覆蓋于所述淺槽隔離上。
2.根據權利要求1所述的半導體器件柵氧化層完整性的測試結構，其特征在于，所述 柵極結構包括柵極及柵氧化層。
3.根據權利要求2所述的半導體器件柵氧化層完整性的測試結構，其特征在于，所述 柵極為多晶硅或金屬柵。
4.根據權利要求2所述的半導體器件柵氧化層完整性的測試結構，其特征在于，所述 柵氧化層為氧化層，氮化層或高介電常數材料層。
5.根據權利要求1所述的半導體器件柵氧化層完整性的測試結構，其特征在于，所述 多個柵極結構與所述多個淺槽隔離呈平行設置。
6.根據權利要求1所述的半導體器件柵氧化層完整性的測試結構，其特征在于，所述 多個柵極結構與所述多個淺槽隔離呈交叉設置。
全文摘要
本發明揭露了一種半導體器件柵氧化層完整性的測試結構，包括有源區；所述多個淺槽隔離平行間隔設置于所述有源區中；所述多個柵極結構平行間隔的覆蓋于所述淺槽隔離上。利用本發明提供的半導體器件柵氧化層完整性的測試結構可以監測出多晶硅柵邊緣和淺槽隔離邊緣相接近處的應力對柵氧化層造成的影響，并通過缺陷分析可以有效的避免淺槽隔離邊緣的應力對柵邊緣的刻蝕的負面影響。
文檔編號H01L21/66GK101819941SQ201010164898
公開日2010年9月1日 申請日期2010年4月29日 優先權日2010年4月29日
發明者沈璽, 高超 申請人:上海宏力半導體制造有限公司