專利名稱：集成電路結構的制作方法
技術領域：
本發明涉及半導體元件的制造方法，更特別涉及通孔結構及形成其的通孔蝕刻工 藝。
背景技術：
集成電路的操作速度一般受芯片上相隔最遠且相連的組件之間的距離影響。因 為層間的垂直距離遠小于單層的芯片寬度，三維結構的電路設計可明顯減少芯片上組件的 連接距離。如此一來，垂直堆疊芯片可增加整體芯片速度。用以形成堆疊的方法之一為芯 片接合，接合含有集成電路于其上的兩個或多個半導體晶片。上述晶片的接合方式一般為 直接接合其外層氧化層，或施加粘著劑至層間介電層。之后將接合的晶片堆疊進行切割工 藝以形成獨立的晶粒堆疊，且每一晶粒堆疊均具有多層的集成電路。晶片堆疊除了可增加 三維電路的速度外，還有其他優點如改善參數、降低成本、并增加芯片系統(SoC)的集成程 度。為了將不同組件整合至晶粒堆疊，需在垂直的層狀結構之間形成導體以電性連接組件。常見于半導體工藝的通孔，可提供半導體元件中一或多層的導電材料之間的電性 耦合。近來發展的穿透硅通孔(TSV)可克服公知晶片接合的限制，特別是在需要較佳性能 及較高密度等不適于采用公知晶片接合工藝的元件中。TSV可在Z軸方向形成內連線，因此 縮短了內連線的長度。通過自基板正面延伸至基板背面的通孔，可形成穿透晶片或基板的 內連線。TSV亦可應用于晶片堆疊的內連線、晶粒堆疊、及/或上述的組合。然而TSV技術仍有部分問題待克服。一般來說，通孔的深寬比過高(基板厚度或 通孔深度遠高于通孔直徑)。形成通孔的公知方法可能會形成不良的底切于半導體的層狀 結構中，比如形成于介電硬掩模與硅層之間。部分研究采用虛置有機層于硬掩模開口的垂 直側壁上，保護介電硬掩模不受后續通孔蝕刻工藝的水平蝕刻影響，可消除硅底切輪廓。但 上述預防措施將導致與通孔填充工藝有關的新問題。舉例來說，虛置有機層可能會在硅邊 緣造成硅鳥嘴輪廓，并粗糙化側壁如形成扇貝狀圖案于通孔的側壁頂部。這會降低后續材 料于通孔側壁的覆蓋性，不適于沉積晶種層、阻擋層、及/或保護層。上述方法亦會減慢通 孔填充工藝的速度。此外，側壁的扇背狀粗糙度亦會影響TSV的性能。綜上所述，目前急需改良的通孔結構及其形成方法，以避免公知技藝的缺點。
發明內容
為克服現有技術缺陷，本發明提供一種集成電路結構的形成方法，包括提供半導體基板；形成硬掩模層于半導體基板上；形成光致抗蝕劑層于硬掩模層上；圖案化光致抗 蝕劑層以形成第一開口 ；圖案化硬掩模層以形成第二開口于第一開口下，并露出部分半導 體基板；蝕刻露出的部分半導體基板以形成通孔，通孔穿過至少部分半導體基板；進行修 邊工藝以圓滑化通孔的頂角；以及移除光致抗蝕劑層。本發明還提供一種集成電路結構，包括半導體基板；硬掩模層形成于半導體基 板上；至少導電層形成于硬掩模層中；以及通孔自硬掩模層延伸到至少部分半導體基板，其中通孔具有圓滑角及上寬下窄的側壁。
圖1-圖6是本發明一實施例的通孔蝕刻工藝剖視圖；圖7是本發明一實施例的通孔蝕刻工藝流程圖；以及圖8-圖13是本發明另一實施例的通孔蝕刻工藝剖視圖。并且，上述附圖中的附圖標記說明如下10 半導體基板；12 接觸孔蝕刻停止層；14 層間介電層；15、15” 硬掩模 層；15a、15”a、18a 開口 ；18 光致抗蝕劑層；20 穿透硅通孔；20” 穿透基板通孔； 22 底切；24 光滑角；26 絕緣層；28 導電材料；30 內連線結構；32 金屬間介電 層；100 元件；200、210、220、230、240、250、260 步驟。
具體實施例方式本發明是關于通孔蝕刻工藝，可應用在形成開口于半導體基板中的任何工藝。本 發明更特別關于通孔結構與形成其的通孔蝕刻工藝，可應用于具有垂直內連線的堆疊晶片 /晶粒的穿透硅通孔工藝(如穿透硅通孔工藝或穿透晶片通孔工藝)。通孔蝕刻工藝可實 施于生產線前端(FEOL)元件的工藝后，與內連線結構的工藝前。通孔蝕刻工藝亦可實施于 生產線前端元件的工藝后，與內連線結構的工藝后。然而可以理解的是，特定實施例僅用以 教示本發明的概念，本領域普通技術人員自可將本發明的教示應用于其他方法或元件。此 外可以理解的是，本發明討論的方法及設備包含某些公知結構及/或工藝。由于該些結構 與工藝已熟知于本領域，本發明僅就一般層級進行討論。本發明在圖示中延用相同標號以 有利說明，該些重復并非限定圖示中標示的結構或步驟必然相同。此外，說明書中關于第一 結構位于二結構上、第一結構鄰接第二結構、或第一結構連接至第一結構等敘述，包含直接 接觸，或有其他結構夾設于第一結構與第二結構之間使兩者非直接接觸。形成結構于基板 上如蝕刻基板等形成于基板表面上的方法，包括直接形成于基板表面上，及/或延伸至基 板表面下(如通孔)。基板可包含半導體晶片，以及一或多層形成于晶片上。通孔在本發 明的定義為基板上一或多個導電層(如金屬內連線層，或接觸墊如接合墊)的連接、導電層 (如金屬內連線層)與半導體層(如硅特征)之間的連接、及/或其他形成于基板上或連接 至基板的元件之間的連接。通孔可填入導電材料、絕緣材料、及/或本領域的其他材料。通 孔可形成于基板上，如形成于基板上的一或多層(如介電層、金屬層、半導體層、及/或本領 域的其他材料)之中。圖1-圖6是本發明一實施例的通孔蝕刻工藝剖視圖，圖7是圖1-圖6的步驟的流程圖。在步驟200中，提供半導體基板10。圖1顯示半導體基板10的剖視圖。半導體基 板10 —般為硅(Si)，但亦可為砷化鎵(GaAs)、磷砷化鎵(GaAsP)、磷化銦(InP)、砷化鎵鋁 (GaAlAs)、磷化銦鎵(GaInP)、或類似物。對半導體基板10進行工藝以形成元件100。舉例 來說，元件100包含柵極、源極、與漏極的晶體管。沉積于基板10上的接觸孔蝕刻停止層12 與層間介電層14將作為硬掩模層15，可用以形成下述的穿透硅通孔。硬掩模層可包含氧化 物如氧化硅、氮化物如氮化硅Si3N4、碳化硅、氮氧化硅、及/或其他合適的介電材料。硬掩模層的形成方法包含化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)、 及/或其他工藝。在一實施例中，接觸孔蝕刻停止層12為氮化硅層，而層間介電層14是磷 摻雜硅酸鹽玻璃(PSG)層。在圖案化接觸孔蝕刻停止層12與層間介電層14形成接觸孔開 口后，將接觸結構16形成于接觸孔開口中，以提供電性接觸至元件100。填入接觸孔開口的 導電材料可包含多種材料如銅、鎢、鋁、鈦、多晶硅、或類似物。接著將層間介電層14上多余 的導電材料移除，移除方法可為蝕刻法、化學機械研磨法、或類似方法。接著進行步驟210，旋轉涂布光致抗蝕劑層18于硬掩模層15上。之后以曝光、烘烤、顯影、及/或其他光刻工藝圖案化光致抗蝕劑層18，形成開口 18a并露出部分硬掩模層 15。如圖2所示，接著進行步驟220，以圖案化的光致抗蝕劑層作為掩模進行濕蝕刻或干蝕 刻工藝，蝕刻露出的硬掩模層15以形成開口 15a。在一實施例中，硬掩模層的開口 15a的蝕 刻法為反應性離子蝕刻(RIE)。含有開口 18a的光致抗蝕劑層18與含有開口 15a的硬掩模 層15，將作為后續蝕刻工藝的掩模以形成穿透硅通孔。如圖3所示，進行步驟230以蝕刻通孔于半導體基板10中。以含有開口 18a的 光致抗蝕劑層18與含有開口 15a的硬掩模層15作為掩模單元進行蝕刻，形成穿透硅通孔 20(如開口或孔洞)穿過至少部分的半導體基板10。上述形成穿透硅通孔20的蝕刻步驟 包含任何合適蝕刻方法，例如等離子體蝕刻、化學濕式蝕刻、激光鉆孔、及/或其他工藝。在 一實施例中，蝕刻工藝包含深RIE工藝以蝕刻半導體基板10。蝕刻工藝可由基板正面(如 電路端)蝕刻至基板背面(如非電路端)。在一實施例中，通孔深度介于幾十微米至幾百微 米。上述蝕刻工藝會讓穿透硅通孔20具有垂直或上寬下窄(tapered)的側壁輪廓。為了避免通孔蝕刻工藝形成硅底切22于穿透硅通孔20的頂角，將進行步驟240 的修邊工藝(trimming process)，使通孔角圓滑化及通孔側壁的粗糙度光滑化。如此一來 可避免扇貝狀(scallop)圖案形成于通孔側壁。此修邊工藝將形成具有上寬下窄的側壁輪 廓的穿透基板通孔20”，如圖4所示。上述修邊工藝可為任何合適蝕刻方法如等離子體干 蝕刻、化學濕式蝕刻、或其他工藝。舉例來說，修邊工藝操作于干蝕刻元件中，其采用的混合 氣體包括下列一或多者氦氣(He)、氬氣(Ar)、氧氣(O2)、氫氟為主的氣體、三氟化氮(NF3)、 或六氟化硫(SF6)。上述工藝的壓力介于5至200毫托(mTorr)，其射頻偏壓功率介于100 瓦至2500瓦之間。在修邊工藝完成后，將進行步驟250如灰化光致抗蝕劑層。此步驟將光 致抗蝕劑層18自半導體基板10剝除，保留具有光滑角24的穿透基板通孔20”，如圖5所 示。接著可視情況進一步清除任何位于半導體基板10上方的殘留物，清除方式是采用酸性 或堿性溶液的濕式清潔工藝。在通孔蝕刻工藝后進行上述的底切修邊工藝，可消除硅底切輪廓、硅鳥嘴結構、以 及側壁的扇貝圖案。上述修邊工藝還可光滑化通孔側壁與圓滑化通孔頂角，可改善后續沉 積工藝在通孔側壁的覆蓋性。后續沉積工藝包含形成晶種層、阻擋層、及/或保護層。上述 工藝有利于通孔填充工藝，并提高穿透基板通孔20”的性能。如圖6所示，接著進行步驟260涂布及/或填充絕緣層26及/或導電材料28，于 上述具有上寬下窄的側壁輪廓與光滑頂角的穿透基板通孔20”中。絕緣層26可包含氧化 硅(SiO2)、氮化硅(Si3N4)、及/或其他合適的介電材料。絕緣材料使形成于通孔中的導電材 料與一或多種結構電性絕緣。絕緣層的形成方法可為成長法如熱氧化法，或沉積法如CVD。 接著將導電材料28填入通孔，以提供電性耦合至一或多個內連線，而該些內連線又再耦合至一或多個位于基板上的元件結構。在一實施例中，可先形成晶種層如銅。在一實施例中， 可形成一或多層粘著促進層。在一實施例中，可形成擴散阻擋層如氮化鉭于穿透硅通孔20 中。上述通孔可填入導電材料如銅、鋁、鎢、鉭、鈦、鎳、鈷、一或多種金屬硅化物、一或多種金 屬氮化物、多晶硅、及/或其他合適材料。在一實施例中，將導電材料填入通孔的方法為電 鍍工藝。在其他實施例中，將導電材料填入通孔的方法包括濺鍍、PVD、CVD、及/或其他沉積 工藝。在上述工藝后，可繼續進行其他工藝如化學機械研磨、晶片薄化、形成內連線的進一 步金屬化工藝、及/或其他工藝。圖8-圖13是本發明另一實施例的通孔蝕刻工藝剖視圖，其流程亦依據圖7。在后續說明中，將省略與圖1-圖6重疊的部分。在步驟200中，首先提供具有生產線前端(FEOL)結構與生產線后端(BEOL)結構 的基板。如圖8所示，半導體基板10含有內連線結構30 (如內連線層)，其包含多個金屬 層、多個接觸通孔以耦合金屬層、以及金屬間介電層32分隔該些金屬物。半導體基板10還 包含一或多個生產線前端結構如柵極結構、源極/漏極區、其他摻雜區、絕緣結構、柵極/源 極/漏極的接觸物、記憶單元(如記憶晶胞)、及/或其他結構。一般來說，上述生產線前 端結構形成于半導體基板的正面。一或多個生產線前端結構將電性耦合至內連線結構30。 內連線結構30可稱為生產線后端結構。可以理解的是，“前端”、“后端”、基板正面、與基板 背面等相對用詞為任意選定的，其他適合的現有用詞可用以取代上述用詞。內連線結構30包含四層金屬層，但金屬層的層數可為任意數目。在內連線結構30 中，金屬層與通孔可包含導電材料如銅、鋁、鎢、鉭、鈦、鎳、鈷、一或多種金屬硅化物、一或多 種金屬氮化物、多晶硅、金、銀、及/或其他導電材料，且可包含一或多層的抗腐蝕耐火層/ 襯墊。金屬層及/或通孔的形成方法可為CVD、PVD、ALD、電鍍、及/或其他工藝。金屬間介電層32與其下的介電層12及14組成硬掩模層15”，用以形成穿透硅通 孔如下述。金屬間介電層32包含低介電常數。金屬間介電層32可減少內連線結構中的金 屬線(如內連線路)之間的電容式耦合。金屬間介電層32可分隔金屬層。適于作為金屬間 介電層32的其他材料包括四乙氧硅烷形成的氧化物、未摻雜的硅玻璃、摻雜的硅包璃如硼 磷摻雜硅酸鹽玻璃(BPSG)、氟摻雜硅酸鹽玻璃(FSG)、磷摻雜硅酸鹽玻璃(PSG)、硼摻雜硅 酸鹽玻璃(BSG)、SiLK (購自美國密西根州的密德蘭的Dow Chemical)、Black diamond (購自美國加州的Santa Clara公司)、或其他本技藝所知的絕緣材料。金屬間介電層32 的形成方法包括CVD、ALD、PVD、旋轉涂布法、及/或其他工藝。接著進行步驟210，將光致抗蝕劑層18旋轉涂布于硬掩模層15”上。接著進行曝 光、烘烤、顯影、及/或其他光刻工藝圖案化光致抗蝕劑層18，形成開口 18a于光致抗蝕劑層 18中并露出部分硬掩模層15”。如圖9所示進行步驟220，以圖案化光致抗蝕劑層18作為 掩模，進行濕蝕刻或干蝕刻工藝以蝕刻露出的硬掩模層15”，形成開口 15”a。具有開口 18a 的光致抗蝕劑層18與具有開口 15” a的硬掩模層15”，可作為后續形成穿透硅通孔工藝的 蝕刻掩模。如圖10所示，進行步驟230以蝕刻通孔于半導體基板10中。以硬掩模層15”與 光致抗蝕劑層18作為掩模單元進行蝕刻，形成穿透硅通孔20(如開口或孔洞)穿過至少部 分的半導體基板10。上述形成穿透硅通孔20的蝕刻步驟包含任何合適蝕刻方法，例如等離 子體蝕刻、化學濕式蝕刻、激光鉆孔、及/或其他工藝。在一實施例中，蝕刻工藝包含深RIE工藝以蝕刻半導體基板10。蝕刻工藝可由基板正面(如電路端)蝕刻至基板背面(如非電 路端)。在一實施例中，通孔深度介于幾十微米至幾百微米。上述蝕刻工藝會讓穿透硅通孔 20具有垂直或上寬下窄(tapered)的側壁輪廓。為了避免通孔蝕刻工藝形成硅底切22于穿透硅通孔20的頂角，將進行步驟240 的修邊工藝(trimming process)，使通孔角圓滑化及通孔側壁的粗糙度光滑化，如圖11所 示。如此一來可避免扇貝狀(scallop)圖案形成于通孔側壁。此修邊工藝將形成具有上寬 下窄的側壁輪廓的穿透基板通孔20”。上述修邊工藝可為任何合適蝕刻方法如等離子體干 蝕刻、化學濕式蝕刻、或其他工藝。舉例來說，修邊工藝操作于干蝕刻元件中，其采用的混合 氣體包括下列一或多者氦氣(He)、氬氣(Ar)、氧氣(O2)、氫氟為主的氣體、三氟化氮(NF3)、 或六氟化硫(SF6)。上述工藝的壓力介于5至200毫托(mTorr)，其射頻偏壓功率介于100 瓦至2500瓦之間。在修邊工藝完成后，將進行步驟250如灰化光致抗蝕劑層。此步驟將光 致抗蝕劑層18自半導體基板10剝除，保留具有光滑角24的穿透基板通孔20”，如圖12所 示。接著可視情況進一步清除任何位于半導體基板10上方的殘留物，清除方式是采用酸性 或堿性溶液的濕式清潔工藝。在通孔蝕刻工藝后進行上述的底切修邊工藝，可消除硅底切輪廓、硅鳥嘴結構、以 及側壁的扇貝圖案。上述修邊工藝還可光滑化通孔側壁與圓滑化通孔頂角，可改善后續沉 積工藝在通孔側壁的覆蓋性。后續沉積工藝包含形成晶種層、阻擋層、及/或保護層。上述工藝有利于通孔填充工藝，并提高穿透基板通孔20”的性能。如圖13所示，接著進行步驟260涂布及/或填充絕緣層26及/或導電材料28，于 上述具有上寬下窄的側壁輪廓與光滑頂角的穿透基板通孔20”中。在上述工藝后，可繼續 進行其他工藝如化學機械研磨、晶片薄化、形成內連線的進一步金屬化工藝、及/或其他工 藝。雖然本發明已以數個較佳實施例公開如上，然而其并非用以限定本發明，任何本 領域普通技術人員，在不脫離本發明的精神和范圍內，當可作任意的更動與潤飾，因此本發 明的保護范圍當視隨附的權利要求所界定的范圍為準。
權利要求
一種集成電路結構的形成方法，包括提供一半導體基板；形成一硬掩模層于該半導體基板上；形成一光致抗蝕劑層于該硬掩模層上；圖案化該光致抗蝕劑層以形成一第一開口；圖案化該硬掩模層以形成一第二開口于該第一開口下，并露出部分該半導體基板；蝕刻露出的部分該半導體基板以形成一通孔，該通孔穿過至少部分該半導體基板；進行一修邊工藝以圓滑化該通孔的頂角；以及移除該光致抗蝕劑層。
2.如權利要求1所述的集成電路結構通孔的形成方法，還包括在形成該硬掩模層于該半導體基板上的步驟前，形成一元件于該半導體基板上；以及 在形成該硬掩模層于該半導體基板上的步驟后，形成一接觸結構于該硬掩模層上； 其中該接觸結構電性電接至該元件。
3.如權利要求1所述的集成電路結構的形成方法，其中該硬掩模層包括一蝕刻停止層 與一介電層。
4.如權利要求1所述的集成電路結構的形成方法，其中該修邊工藝降低該通孔側壁的 粗糙度。
5.如權利要求1所述的集成電路結構的形成方法，其中該修邊工藝使該通孔具有一上 寬下窄的側壁輪廓。
6.如權利要求1所述的集成電路結構的形成方法，其中該修邊工藝采用一混合氣體， 且該混合氣體包括下列一或多者氦氣、氬氣、氧氣、氫氟為主的氣體、三氟化氮、或六氟化硫ο
7.如權利要求1所述的集成電路結構的形成方法，還包括在移除該光致抗蝕劑層后， 形成一導電層于該通孔中。
8.一種集成電路結構，包括 一半導體基板；一硬掩模層形成于該半導體基板上； 至少一導電層形成于該硬掩模層中；以及一通孔自該硬掩模層延伸到至少部分該半導體基板，其中該通孔具有一圓滑角及上寬 下窄的側壁。
9.如權利要求8所述的集成電路結構，其中該硬掩模層包括 一蝕刻停止層形成于該半導體基板上；以及一第一介電層形成于該蝕刻停止層上， 其中形成于該硬掩模層中的導電層是一接觸結構。
10.如權利要求8所述的集成電路結構，其中該硬掩模層包括 一蝕刻停止層形成于該半導體基板上；一第一介電層形成于該蝕刻停止層上；以及一第二介電層形成于該第一介電層上，其中形成于該硬掩模層中的該導電層是一內連線結構。
11.如權利要求8所述的集成電路結構，其中該通孔填有一導電材料。
12.如權利要求8所述的集成電路結構，其中該通孔填有銅。
13.如權利要求8所述的集成電路結構，其中該蝕刻停止層包括氮化硅。
全文摘要
本發明以通孔蝕刻工藝形成具有圓滑角與上寬下窄的側壁輪廓的穿透基板通孔。形成上述結構的方法包括提供半導體基板；形成硬掩模層與圖案化光致抗蝕劑層于半導體基板上；形成開口于硬掩模層中，并露出部分半導體基板；以圖案化光致抗蝕劑層及硬掩模層作為掩模單元，形成通孔以穿過至少部分半導體基板；進行修邊工藝以圓滑化通孔頂角；以及移除光致抗蝕劑層。
文檔編號H01L23/485GK101847597SQ20101015054
公開日2010年9月29日 申請日期2010年3月26日 優先權日2009年3月27日
發明者余振華, 張宏賓, 邱文智 申請人:臺灣積體電路制造股份有限公司