專利名稱：高q值芯片集成電感的制作方法
技術領域：
本發明涉及一種電感，尤其是一種高Q值芯片集成電感。
背景技術：
目前，許多射頻電路中的匹配網絡，濾波網絡以及偏置網絡都要求其中的電感具有高電感值，低損耗值，即電感要具有高Q的特性。通常情況下，電感值越高，電感尺寸越 大，成本越高，同時，電感的精度也與電感的價格成正比，在很多電路設計應用中，電感都扮 演著重要的角色。傳統的集成電路中，電感的實現方法一般可以分為以下三種情況第一種實現方 法是在芯片外部加分立電感。這種應用方法并不具有吸引力，因為制造廠要為片外分立電 感制作基板，留下裝配空間進行貼裝，這樣會增加裝配的成本，同時要用一定長度的片外走 線將電路管芯與片外電感進行連接，這樣會產生額外的寄生。第二種方法是用鍵合線來形 成鍵合電感。鍵合線是一條很細的金屬線，一般是用來連接電路管芯鍵合區和封裝管腳的 或者進行鍵合區之間的連接。這種方法的缺點是鍵合線能實現的電感值受很多因素的影 響，只能提供有限的電感值。第三種方法是在電路管芯上制作平面螺旋電感，這種方法會加 大電路管芯的面積，從而增加產品的成本，并且這種平面螺旋電感的Q值較低。因此，我們需要小尺寸，高Q值，易于集成，電感值可以靈活調整的電感去滿足無 線通信領域中匹配網絡，濾波網絡以及偏置網絡應用的需要。
發明內容
本發明所要解決的技術問題是提供一種高Q值芯片集成電感，能夠明顯提高電感 的Q值，并且提高產品集成度，優化產品性能，降低產品成本。為解決上述技術問題，本發明高Q值芯片集成電感的技術方案是，所述芯片中包 括至少兩個管芯，所述兩個管芯上均設置有一條或多條金屬走線，所述金屬走線都相互平 行，每條金屬走線的末端均設置有鍵合區，多條鍵合線將兩個管芯上的鍵合區相連接，使得 鍵合線和金屬連線組成一條螺旋狀的通路。本發明通過上述結構，明顯提高了電感的Q值，并克服了傳統集成電路中電感的 缺點，從而提高產品集成度，優化產品性能，降低產品成本。
下面結合附圖和實施例對本發明作進一步詳細的說明圖1為本發明高Q值芯片集成電感一個實施例的俯視圖；圖2為圖1所示的實施例的立體圖；圖3為本發明高Q值芯片集成電感另一個實施例的示意圖。圖中附圖標記為，100.管芯；101、102、103.鍵合區；200.管芯；201、202、203、 204.鍵合區；301,302,303.鍵合線；401,402,403.金屬走線。
具體實施方式
本發明公開了一種高Q值芯片集成電感，所述芯片中包括至少兩個管芯，所述兩 個管芯上均設置有一條或多條金屬走線，所述金屬走線都相互平行，每條金屬走線的末端 均設置有鍵合區，多條鍵合線將兩個管芯上的鍵合區相連接，使得鍵合線和金屬連線組成 一條螺旋狀的通路。所述兩個管芯中一個管芯疊放在另一個管芯的上面，并且上面的管芯面積小于下 面的管芯，下面的管芯的金屬走線和鍵合區設置在兩個管芯非重疊的區域。所述兩個管芯并排設置。所述金屬走線的材料為金、銅或者鋁等金屬。所述鍵合線的材料為金、銅或者鋁等金屬。圖1為本發明一個實施例的俯視圖，圖2為該實施例的立體圖。100和200分別 是兩個電路管芯，管芯200通過粘合劑粘貼于管芯100的表面。圖3所示的實施例中，管芯 100和管芯200分別粘貼于同一表面。上述兩個實施例中，管芯100上設計有3個鍵合區 101,102和103，管芯200上設計有3個鍵合區201、202和203，鍵合區的數目可根據實際 需求進行調整。鍵合區101與鍵合區201通過鍵合線301連接，同理，鍵合區102與鍵合區 202通過鍵合線302連接，鍵合區103與鍵合區203通過鍵合線303連接。鍵合區102和 鍵合區103通過管芯100上的金屬走線401連接，鍵合區201和鍵合區203通過管芯200 上的金屬走線403連接。金屬走線可以是金、銅或其他金屬，鍵合線可以是金、銅或其他金 屬，這樣便形成了一種三維的空間螺旋電感，其中鍵合區101為電感的一個端口，電感的另 一個端口 204通過管芯200上的金屬走線402與鍵合區202連接。這種三維空間螺旋電感 中，鍵合線301與鍵合線302的電流方向相同，金屬走線402與金屬走線403的電流方向也 相同，從而增強耦合電感，提高電感的Q值。由于鍵合區的數量和距離以及鍵合線的高度都 可以根據實際電感的大小進行設計調整，使得這種新型高Q電感的應用更加易于集成。綜上所述，本發明通過對封裝內電感的結構進行設計處理，解決了傳統集成電路 中電感應用的一些弊端，例如電感Q值低，電感值不可控，電感成本高，從而提高產品集成 度，優化產品性能，降低產品成本。
權利要求
一種高Q值芯片集成電感，其特征在于，所述芯片中包括至少兩個管芯，所述兩個管芯上均設置有一條或多條金屬走線，所述金屬走線都相互平行，每條金屬走線的末端均設置有鍵合區，多條鍵合線將兩個管芯上的鍵合區相連接，使得鍵合線和金屬連線組成一條螺旋狀的通路。
2.根據權利要求1所述的高Q值芯片集成電感，其特征在于，所述兩個管芯中一個管芯 疊放在另一個管芯的上面，并且上面的管芯面積小于下面的管芯，下面的管芯的金屬走線 和鍵合區設置在兩個管芯非重疊的區域。
3.根據權利要求1所述的高Q值芯片集成電感，其特征在于，所述兩個管芯并排設置。
4.根據權利要求1所述的高Q值芯片集成電感，其特征在于，所述金屬走線的材料為 金、銅或者鋁。
5.根據權利要求1所述的高Q值芯片集成電感，其特征在于，所述鍵合線的材料為金、 銅或者鋁。
全文摘要
本發明公開了一種高Q值芯片集成電感，所述芯片中包括至少兩個管芯，所述兩個管芯上均設置有一條或多條金屬走線，所述金屬走線都相互平行，每條金屬走線的末端均設置有鍵合區，多條鍵合線將兩個管芯上的鍵合區相連接，使得鍵合線和金屬連線組成一條螺旋狀的通路。本發明通過上述結構，明顯提高了電感的Q值，并克服了傳統集成電路中電感的缺點，從而提高產品集成度，優化產品性能，降低產品成本。
文檔編號H01L23/528GK101840906SQ201010146199
公開日2010年9月22日 申請日期2010年4月14日 優先權日2010年4月14日
發明者謝利剛, 陳俊 申請人:銳迪科科技有限公司