專利名稱：芯片封裝體及其形成方法
技術領域：
本發明涉及芯片封裝體，且特別是涉及芯片下包覆有金屬層的芯片封裝體。
背景技術：
隨著半導體工藝技術的不斷進步，可在更小的芯片中形成更多的半導體元件。除 了使芯片的效能更為提升外，還能節省晶片面積而降低成本。然而，隨著芯片尺寸縮小化與 元件密度的增加，其輸出/輸入連接(I/O)的數目與密度也增加，造成芯片與外界間的導電 通路形成不易。此外，縮小化芯片中的高密度元件于運作時，容易產生過多的熱能而影響芯 片的效能。
發明內容
本發明的目的在于提供一種芯片封裝體及其形成方法，以解決上述問題。為達上述目的，本發明實施例提供一種芯片封裝體，包括基底；凹槽，自基底的上 表面向下延伸；金屬層，位于基底之上，且順應性覆蓋于此凹槽的側壁與底部上；芯片，具 有上表面，設置于凹槽中的金屬層上，此芯片的上表面不低于凹槽外的金屬層的上表面；以 及保護層，覆蓋于芯片之上。本發明實施例提供一種芯片封裝體的形成方法，包括提供暫時基底；在暫時基底 上形成柔性絕緣層；在柔性絕緣層上接合芯片；將柔性絕緣層硬化為絕緣層；在暫時基底 上形成金屬層，金屬層順應性覆蓋于絕緣層與芯片之上；在金屬層上形成介電層；移除暫 時基底；移除絕緣層；以及在芯片上形成保護層。本發明另一實施例提供一種芯片封裝體的形成方法，包括提供暫時基底；在暫時 基底上形成絕緣層；在絕緣層上形成柔性絕緣層；在柔性絕緣層上接合至少一芯片；在暫 時基底上形成金屬層，金屬層順應性覆蓋于柔性絕緣層與芯片之上；在金屬層上形成介電 層；移除暫時基底；移除柔性絕緣層；以及在芯片上形成保護層。
圖IA-圖IG為本發明實施例的芯片封裝體的一系列工藝剖視圖；圖2A-圖2G為本發明另一實施例的芯片封裝體的一系列工藝剖視圖；圖3A-圖3E為本發明數個實施例中的芯片封裝體的示意圖；圖4A-圖4C為本發明實施例的芯片接合步驟的一系列工藝剖視圖。附圖標記說明100 暫時基底；102、201、202 柔性絕緣層；102a、101a、201a、202a 絕緣層；104、104a、104b 芯片；106 金屬層；
106a、106b 金屬圖案；108 介電層；110 保護層；112、112a、112b 導電結構;302a、302b 凹槽；105a、105b、107、108a 表面。
具體實施例方式以下將詳細說明本發明實施例的制作與使用方式。然而應注意的是，本發明提供 許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論的特定實施例僅為 制造與使用本發明的特定方式，非用以限制本發明的范圍。此外，在不同實施例中可能使用 重復的標號或標示。這些重復僅為了簡單清楚地敘述本發明，不代表所討論的不同實施例 及/或結構之間具有任何關連性。再者，當述及第一材料層位于第二材料層上或之上時，包 括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層的情形。圖IA-圖IG顯示本發明實施例的芯片封裝體的一系列工藝剖面圖。如圖IA所示， 提供暫時基底100。暫時基底100包括半導體材料、絕緣材料、金屬材料、或前述的組合。在 實施例中，暫時基底100例如為硅晶片或硅基底等。接著，在暫時基底100上形成柔性絕緣層102。在后續工藝中，柔性絕緣層102將 用以固定設置于其上的芯片，因此柔性絕緣層優選能使芯片陷入于其中而固定。柔性絕 緣層102的材料例如為蠟、高分子材料、或前述的組合。柔性絕緣層102的形成方式例如 包括網￡口涂布(screen printing)、膠膜涂布(lamination printing)、或旋轉涂布(spin coating)。如圖IB所示，接著在柔性絕緣層102上接合芯片104。此外，在其他實施例中，可 在柔性絕緣層102上接合一個以上的其他芯片104。芯片與芯片之間可為不同種類的芯片， 而各有其運作效能。例如，在實施例中，芯片104可包括邏輯運算芯片、微機電系統芯片、微 流體系統芯片、或利用熱、光線及壓力等物理變化量來測量的物理傳感器芯片、射頻元件芯 片、加速計芯片、陀螺儀芯片、微制動器芯片、表面聲波元件芯片、壓力傳感器芯片、噴墨頭 芯片、發光元件芯片、或太陽能電池芯片等。此外，芯片與芯片之間的尺寸或形狀可彼此不 同。此外，雖然圖IB中的芯片104的側壁大致垂直于暫時基底100的上表面，然在其他實施 例中，可選用或形成側壁傾斜于暫時基底100的上表面的芯片，可使后續形成的材料層(例 如，金屬層)較容易順應性沉積。在實施例中，芯片104的接合步驟包括將芯片104壓入柔性絕緣層102中。如圖 IB所示，芯片104被部分壓入柔性絕緣層102中而固定。如圖IC所示，接著將柔性絕緣層102硬化為絕緣層102a。硬化后的絕緣層102a 除了可進一步固定芯片104外，還可使暫時基底100較易于后續工藝中移除。在實施例中， 柔性絕緣層102的硬化步驟包括以紫外線照射或是對柔性絕緣層102加熱而使之硬化為絕 緣層102a。加熱溫度可視所采用的柔性絕緣層102的材料而定，例如可介于約120°C至約 350°C之間。接著，如圖IC所示，在暫時基底100上形成金屬層106。金屬層106順應性覆蓋于絕緣層102a及芯片104上。在此實施例中，金屬層106與芯片104直接接觸。在其他實施 例中，可視情況于芯片104與金屬層106之間形成其他材料層，例如可為介電層或其他導電 層等。金屬層106的形成方式例如可為物理氣相沉積、濺鍍、化學氣相沉積、電鍍、或無電鍍 等。在實施例中，金屬層106整面地順應性形成于芯片104上。在另一實施例中，可進一步 視需求而將金屬層106圖案化。例如，圖案化后金屬層106可作為芯片104下方的無源元 件(被動元件)的一部分。此外，金屬層106的形成有助于芯片104的散熱，或者可用作接 地。接著，如圖ID所示，在金屬層106上形成介電層108。介電層108的材料可例如為 環氧樹脂、防焊材料、或其他適合的絕緣物質，例如無機材料的氧化硅層、氮化硅層、氮氧化 硅層、金屬氧化物、或前述的組合；或也可為有機高分子材料的聚酰亞胺樹脂(polyimide)、 苯環丁烯(butylcyclobutene，BCB，道氏化學公司)、聚對二甲苯(parylene)、萘聚合物 (polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates)等。介電層 108 的形成方式可包含涂布方式，例如旋轉涂布(spin coating)、噴涂(spray coating)、或淋 幕涂布(curtain coating)，或其他適合的沉積方式，例如，液相沉積、物理氣相沉積、化學 氣相沉積、低壓化學氣相沉積、等離子體增強式化學氣相沉積、快速熱化學氣相沉積、或常 壓化學氣相沉積等工藝。在后續工藝中，將改以介電層108作為承載芯片104的基底，因此 介電層108優選具有大致平坦的上表面。如圖IE所示，將暫時基底100自已硬化的絕緣層102a的表面移除。接著，如圖IF 所示，移除絕緣層102a。在實施例中，硬化后的絕緣層102a的材料為蠟，因此可輕易地移 除。絕緣層102a的移除方式例如包括加熱到蠟融化的溫度如100°C再通過外力移除。在 此實施例中，芯片104的上表面高于兩旁的金屬層106的上表面。在另一實施例中，當芯片 104僅接合于柔性絕緣層102上而不陷入其中時，芯片104將整個位于介電層108中，因此 芯片的上表面將與兩旁的金屬層106的上表面大致等高而共平面。如圖IG所示，改以介電層108為基底，在芯片104上形成保護層110。保護層110 的材料與形成方式可類似于介電層108。保護層110可保護芯片104免于受到外力沖擊或 外界污染。在圖IG所示實施例中，進一步在保護層110上形成導電結構112。導電結構112 進一步例如通過導通孔(未顯示)而電性連接至芯片104。在實施例中，每一導電結構112 個別電性連接至芯片104。在另一實施例中，其中一導電結構112可同時電性連接至兩個 (或以上)不同的芯片104，形成兩不同芯片間的信號傳遞橋梁。應注意的是，同一芯片104 可能與數個導電結構112相連，但不代表這些導電結構112彼此間電性連接。這些導電結 構112可能電性連接至芯片104中的不同接墊或元件區而彼此電性絕緣。在又一實施例中， 導電結構112可電性連接至金屬層106，此時例如可作為接地電極。在實施例中，導電結構112例如是焊球。隨著芯片104尺寸縮小化與元件密度的增 加，其輸出/輸入連接(1/0)的數目與密度亦增加，此時在有限的芯片面積上形成導電結構 (例如，植球工藝)是很困難的。本發明實施例通過形成保護層110，可使導電結構112(如 焊球)分布在較大面積的保護層110上，有助于舒緩植球密度過密的問題。本發明實施例 優選整合多芯片，使眾多芯片的對應焊球共同分布在保護層110之上，可在舒緩導電結構 的分布密度之余，還能有效利用保護層110上的面積，使整體芯片系統封裝體的尺寸縮小。
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圖2A-圖2G顯示本發明另一實施例的芯片封裝體的一系列工藝剖視圖，其中相似 的元件將采用相似或相同的標號，且相似或相同的材料層的材料與其形成方式將不重復敘 述。如圖2A所示，提供暫時基底100。接著，在暫時基底100上形成絕緣層101a。絕 緣層IOla的材料例如為蠟、高分子材料、或前述的組合。在實施例中，可先于暫時基底上形 成柔性絕緣層，并接著將之硬化為絕緣層101a。例如，可通過加熱或照射光線(如紫外光) 的方式將柔性絕緣層硬化為絕緣層101a。接著，在絕緣層IOla上形成柔性絕緣層102。如圖2B所示，接著在柔性絕緣層102上接合至少一芯片104。在實施例中，芯片 104的接合步驟包括將芯片104壓入柔性絕緣層102中。如圖2B所示，在此實施例中，芯片 104被部分壓入柔性絕緣層102中而固定，且與絕緣層IOla直接接觸。接著，如圖2C所示，在暫時基底100上形成金屬層106。金屬層106順應性覆蓋 于柔性絕緣層102及芯片104上。在此實施例中，金屬層106與芯片104直接接觸。在其 他實施例中，可視情況在芯片104與金屬層106之間形成其他材料層，例如可為介電層或其 他導電層等。金屬層106的形成方式例如可為物理氣相沉積、濺鍍、化學氣相沉積、電鍍、或 無電鍍等。其中，當以濺鍍法形成金屬層106時，由于在絕緣層IOla上形成了柔性絕緣層 102，可保護其下的絕緣層IOla免于離子轟擊而變質，有利于后續的移除步驟。接著，如圖2D所示，在金屬層106上形成介電層108。在后續工藝中，將改以介電 層108作為承載芯片104的基底，因此介電層108優選具有大致平坦的上表面。如圖2E所示，將暫時基底100自絕緣層IOla的表面移除。接著，如圖2F所示，移 除絕緣層101a。在實施例中，絕緣層IOla的材料為蠟，且受到柔性絕緣層102的保護而免 于變質，因此可輕易地移除。在圖2F的實施例中，柔性絕緣層102仍保留，其上表面大致與 芯片104的上表面共平面。在另一實施例中，可完全或部分移除柔性絕緣層102。在又一實 施例中，可將柔性絕緣層102硬化。如圖2G所示，改以介電層108為基底，在芯片104上形成保護層110。保護層110 可保護芯片104免于受到外力沖擊或外界污染。在圖2G所示實施例中，進一步于保護層 110上形成多個導電結構112。導電結構112進一步例如通過導通孔(未顯示)而電性連 接至芯片104。在圖2G所示實施例中，絕緣層(柔性絕緣層102或其硬化后的絕緣層)位于金屬 層106與保護層110之間，且其上表面不高于芯片104的上表面。例如，圖2F的實施例中， 絕緣層的上表面與芯片104的上表面大致等高而共平面。或者，在其他實施例中，可移除部 分的絕緣層而使絕緣層102的上表面低于芯片104的上表面。本發明實施例的芯片104的接合步驟不限于上述型式。例如，圖4A-圖4C顯示本 發明實施例的芯片接合步驟的一系列工藝剖面圖。如圖4A所示，在暫時基底100上依次形 成柔性絕緣層201與柔性絕緣層202。接著，如圖4B所示，在柔性絕緣層202上接合至少一 芯片104。在此實施例中，芯片104的接合步驟包括將芯片104壓入柔性絕緣層202中。如 圖4B所示，芯片104被部分壓入柔性絕緣層202中而固定，且與柔性絕緣層201直接接觸。 在另一實施例中，芯片104僅陷入柔性絕緣層202中，但不與柔性絕緣層201直接接觸。在 又一實施例中，芯片104穿過柔性絕緣層201與柔性絕緣層202之間的界面而部分陷于柔 性絕緣層201之中。芯片104陷于柔性絕緣層202及/或柔性絕緣層201之中的深度可視情況及需求而調整。接著，如圖4C所示，將柔性絕緣層201硬化為絕緣層201a以利于后續的暫時基底 100移除步驟。在此實施例中，在硬化柔性絕緣層201的同時，也將柔性絕緣層202硬化為 絕緣層202a。例如，可采用加熱的方式使柔性絕緣層201與202的硬化同時進行。或者，在其他實施例中，先在暫時基底100上形成已硬化的絕緣層201a，之后才在 絕緣層201a上形成柔性絕緣層202。并接著接合芯片104與將柔性絕緣層202硬化為絕緣 層202a。芯片104的接合例如可將部分的芯片104壓入柔性絕緣層202中，并使與絕緣層 201a直接接觸。接著，可形成金屬層106與后續的封裝工藝。圖3A-圖3F顯示本發明數個實施例中的芯片封裝體的示意圖。圖3A顯示實施例 的芯片封裝體的剖面圖。芯片封裝體包括基底(即用作基底的介電層108)；第一凹槽302a， 自基底(介電層108)的上表面108a向下延伸；金屬層106，位于基底上，且順應性覆蓋在第 一凹槽302a的側壁與底部上；第一芯片104a，具有第一上表面105a，設置于第一凹槽302a 中的金屬層106上；以及保護層110，覆蓋于第一芯片104a之上。本發明實施例的第一芯片 104a的第一上表面105a不低于第一凹槽302a外的金屬層106的上表面107。例如，第一 芯片104a的第一上表面105a可高于第一凹槽302a外的金屬層106的上表面107，或也可 能大致與第一凹槽302a外的金屬層106的上表面107共平面。在此實施例中，金屬層106 與第一芯片104a直接接觸。當金屬層106整面順應性形成于芯片上時，第一芯片104a與 第一凹槽302a中的全部的金屬層106直接接觸。此外，本發明實施例的芯片封裝體還可包 括設置于保護層上的導電結構112，其與第一芯片104a電性連接。此外，第一芯片104a的 側壁大致平行于第一凹槽302a的側壁。圖3C顯示實施例的芯片封裝體的剖面圖，其與圖3A的結構相似。主要區別在于 第一凹槽302a的側壁傾斜于基底(即介電層108)的上表面108a，且第一芯片104a的側壁 也傾斜于基底，并大致平行于第一凹槽302a的側壁。請繼續參照圖3B，本發明實施例的芯片封裝體可包括第二芯片104b (及/或其他 更多芯片)，設置于第二凹槽302b中的金屬層106上。第二凹槽302b自基底(即介電層 108)的上表面108a向下延伸。與第一芯片104a相似，第二芯片104b的第二上表面105b 也不低于第二凹槽302b外的金屬層106的上表面107。第一凹槽302a與第二凹槽302b之 間可具有不同的尺寸或形狀。在此實施例中，金屬層106與第二芯片104b直接接觸。當金 屬層106整面順應性形成于芯片上時，第二芯片104b與第二凹槽302b中的全部的金屬層 106直接接觸。在圖3B的實施例中，第一芯片104a與第二芯片104b彼此間具有不同的尺寸及形 狀，且各自的功能也可不同。此實施例的芯片封裝體也包括保護層110及設置于其上的第 一導電結構112a及第二導電結構112b，分別電性連接至第一芯片104a及第二芯片104b。 這些導電結構之一可同時電性連接至第一芯片104a及第二芯片104b，可作為兩芯片間的 信號傳遞橋梁。或者，兩芯片可透過下方的金屬層106而彼此傳遞信號。在其他實施例中， 可進一步將金屬層106圖案化，使得第一凹槽302a中的金屬層106不與第二凹槽302b中 的金屬層106電性連接。再者，第一導電結構112a及/或第二導電結構112b可視情況而 與金屬層106電性連接，例如可透過穿過保護層110的導電插塞。此外，在實施例中，也可進一步將金屬層106圖案化，圖案化后的金屬層與基底(即介電層108)可共同組成無源元件，例如是電容、電感、或電阻等。例如圖3D與圖3E所 示，金屬層106經圖案化后可包括第一金屬圖案106a與第二金屬圖案106b (如圖3E所示)， 其與基底可共同形成電容。形成于芯片底部的無源元件(電容)可例如透過金屬層106與 導電結構112而與芯片104內的特定元件電性連接。或者，形成于芯片底部的無源元件可 直接透過芯片內部的導電通路而與芯片104內的特定元件電性連接。本發明實施例的芯片封裝體由于在芯片下形成有金屬層，可使芯片運作時所產生 的熱能可順利導出。芯片下的金屬層還可有許多用途，例如可用作無源元件或接地。芯片 封裝體的導電結構(例如，焊球)分布于較大面積的保護層之上，可在舒緩導電結構的分布 密度之余，還能有效利用保護層110上的面積，使整體系統芯片封裝體的尺寸縮小。由于本 發明實施例的芯片封裝體采用可硬化的柔性絕緣層來接合固定芯片，可便于控制芯片的高 低位置，且柔性絕緣層于硬化后可輕易地移除，利于芯片封裝體工藝的進行。雖然本發明已以數個優選實施例披露如上，然其并非用以限定本發明，任何所屬 技術領域中普通技術人員，在不脫離本發明的精神和范圍內，當可作任意的更動與潤飾，因 此本發明的保護范圍當視后附的權利要求所界定為準。
權利要求
一種芯片封裝體，包括基底；第一凹槽，自該基底的上表面向下延伸；金屬層，位于該基底之上，且順應性覆蓋于該第一凹槽的側壁與底部上；第一芯片，具有第一上表面，設置于該第一凹槽中的該金屬層上，該第一上表面不低于該第一凹槽外的該金屬層的上表面；以及保護層，覆蓋于該第一芯片之上。
2.如權利要求1所述的芯片封裝體，還包括至少一第一導電結構，設置于該保護層之 上，該第一導電結構與該第一芯片或該金屬層電性連接。
3.如權利要求1所述的芯片封裝體，其中該第一凹槽的側壁傾斜于該基底的該上表
4.如權利要求1所述的芯片封裝體，還包括第一絕緣層，位于該金屬層與該保護層之 間，且該第一絕緣層的上表面不高于該第一芯片的該第一上表面。
5.如權利要求1所述的芯片封裝體，還包括第二凹槽，自該基底的該上表面向下延伸，其中該金屬層順應性覆蓋于該第二凹槽的 側壁與底部上；以及第二芯片，具有第二上表面，設置于該第二凹槽中的該金屬層上，該第二上表面不低于 該第二凹槽外的該金屬層的該上表面。
6.如權利要求5所述的芯片封裝體，還包括至少一第二導電結構，設置于該保護層之 上，該第二導電結構與該第二芯片或該金屬層電性連接。
7. —種芯片封裝體的形成方法，包括 提供暫時基底；在該暫時基底上形成第一柔性絕緣層； 在該第一柔性絕緣層上接合至少一芯片； 將該第一柔性絕緣層硬化為第一絕緣層；在該暫時基底上形成金屬層，該金屬層順應性覆蓋于該第一絕緣層與該芯片之上； 在該金屬層上形成介電層； 移除該暫時基底； 移除該第一絕緣層；以及 在該芯片上形成保護層。
8.如權利要求7所述的芯片封裝體的形成方法，其中接合該芯片的步驟包括將部分的 該芯片壓入該第一柔性絕緣層中。
9.如權利要求7所述的芯片封裝體的形成方法，其中該芯片的側壁傾斜于該暫時基底 的上表面。
10.如權利要求7所述的芯片封裝體的形成方法，還包括于形成該第一柔性絕緣層之 前，在該暫時基底上形成第二柔性絕緣層。
11.如權利要求10所述的芯片封裝體的形成方法，其中于該第一柔性絕緣層上接合該 芯片的步驟包括將部分的該芯片壓入該第一柔性絕緣層中，并使該芯片與該第二柔性絕緣 層直接接觸。
12.如權利要求11所述的芯片封裝體的形成方法，還包括將該第二柔性絕緣層硬化為第二絕緣層。
13.如權利要求12所述的芯片封裝體的形成方法，其中該第二柔性絕緣層的硬化步驟 與該第一柔性絕緣層的硬化步驟同時進行。
14.如權利要求10所述的芯片封裝體的形成方法，還包括在形成該第一柔性絕緣層之 前，將該第二柔性絕緣層硬化為第二絕緣層。
15.如權利要求14所述的芯片封裝體的形成方法，其中接合該芯片的步驟包括將部分 的該芯片壓入該第一柔性絕緣層中，并使該芯片與該第二絕緣層直接接觸。
16.一種芯片封裝體的形成方法，包括 提供暫時基底；在該暫時基底上形成絕緣層； 在該絕緣層上形成柔性絕緣層； 在該柔性絕緣層上接合至少一芯片；在該暫時基底上形成金屬層，該金屬層順應性覆蓋于該柔性絕緣層與該芯片之上； 在該金屬層上形成介電層； 移除該暫時基底； 移除該柔性絕緣層；以及 在該芯片上形成保護層。
17.如權利要求16所述的芯片封裝體的形成方法，其中接合該芯片的步驟包括將部分 的該芯片壓入該柔性絕緣層中。
18.如權利要求17所述的芯片封裝體的形成方法，其中該芯片與該絕緣層直接接觸。
19.如權利要求16所述的芯片封裝體的形成方法，其中該絕緣層的形成包括于該暫時 基底上形成第二柔性絕緣層，并將該第二柔性絕緣層硬化為該絕緣層。
20.如權利要求16所述的芯片封裝體的形成方法，還包括在保護層上形成多個導電結 構，所述導電結構電性連接至該芯片或該金屬層。
全文摘要
本發明提供一種芯片封裝體及其形成方法，該芯片封裝體包括基底；凹槽，自基底的上表面向下延伸；金屬層，位于基底之上，且順應性覆蓋于此凹槽的側壁與底部上；芯片，具有上表面，設置于凹槽中的金屬層上，此芯片的上表面不低于凹槽外的金屬層的上表面；以及保護層，覆蓋于芯片之上。
文檔編號H01L23/34GK101986429SQ20101014443
公開日2011年3月16日 申請日期2010年3月22日 優先權日2009年7月28日
發明者彭寶慶, 黃俊龍 申請人:精材科技股份有限公司