專利名稱：半導體結構和形成方法
技術領域：
本發明涉及半導體結構，更具體地，涉及包括自對準的肖特基二極管的半導體結 構及其制造方法。
背景技術：
二極管被用于模擬、混合信號、以及用于包括功率應用和無線應用的各種目的射 頻(RF)半導體電路。典型的垂直p-n結二極管采用通過以不同的注入深度注入相反類型 的摻雜劑而形成的垂直p-n結。典型的肖特基勢壘二極管采用提供整流特性的垂直金屬半 導體結，例如金屬硅化物與摻雜的硅部分之間的結。由于垂直P-n結或垂直肖特基勢壘的 形成需要控制兩種不同材料的厚度，因此垂直P-n結二極管和肖特基勢壘二極管典型地形 成在體半導體襯底中。由于頂部半導體層的厚度傾向于不足以允許以精確的厚度控制形成兩個垂直層， 在絕緣體上半導體(SOI)中形成這種二極管具有挑戰。隨著頂部半導體層的厚度減小為小 于lOOnm，在許多情況下小于50nm，由于在頂部半導體層中難于形成垂直結，諸如p_n結二 極管和肖特基勢壘二極管的常規垂直二極管的實現變得不切實際。此外，SOI襯底中的淺 溝槽隔離結構接觸掩埋的絕緣體層，因此，與垂直二極管的下部端子的接觸變得困難。另外，肖特基勢壘二極管需要摻雜的保護環以防止過量的漏電流。在SOI襯底的 情況下，可被用于在體襯底中形成摻雜的保護環的標準的源極/漏極離子注入不能提供用 于摻雜的保護環的合適結構，這是因為來自標準的源極/漏極注入的摻雜劑到達掩埋的絕 緣體層。由此，根據現有技術方法，沒有合適的方法可用于在SOI襯底中形成摻雜的保護 環。鑒于上述情況，存在對這樣的二極管及其制造方法的需求，該二極管可在SOI襯 底中制成，盡管頂部半導體層的厚度有限。具體地，存在對這樣的肖特基勢壘二極管及其制造方法的需求，該肖特基勢壘二 極管可在具有功能摻雜的保護環的SOI襯底中制成，以防止從肖特基二極管到頂部半導體 層的漏電流過量。
發明內容
本發明提供一種在具有摻雜的保護環的絕緣體上半導體襯底中的肖特基二極管 及其制造方法，其中保護環與肖特基勢壘區的邊緣自對準。在本發明中，一種肖特基二極管包括位于絕緣體上半導體(SOI)襯底中的摻雜的 保護環，該保護環具有第二導電類型的摻雜。該肖特基勢壘二極管還包括位于虛柵電極一 側的第一導電類型摻雜的半導體區以及位于另一側的被摻雜的保護環包圍的肖特基勢壘 結構，第一導電類型摻雜的半導體區具有與第二導電類型相反的第一導電類型的摻雜。肖 特基勢壘區可被虛柵電極和摻雜的保護層橫向包圍。摻雜的保護環包括具有第二導電類型 的摻雜的柵極側第二導電類型摻雜的半導體區的未金屬化部分。肖特基勢壘區可被摻雜的保護環橫向包圍，該保護環包括柵極側摻雜的半導體區和STI側摻雜的半導體區。還提供 用于本發明的肖特基勢壘二極管的設計結構。在虛柵電極的一側形成第一導電類型摻雜的半導體區。使用傾斜離子注入形成與 虛柵電極的另一側的邊緣自對準的柵極側第二導電類型摻雜的半導體區。在一個實施例 中，肖特基勢壘區被虛柵電極橫向包圍，并且形成環狀的第二導電類型摻雜的保護環。所述 環狀的第二導電類型摻雜的保護環包括柵極側第二導電類型摻雜的半導體區的未金屬化 的部分。在另一實施例中，通過離子注入沿著頂部半導體層與淺溝槽隔離結構之間的邊界 形成STI側第二導電類型摻雜的半導體區。在形成肖特基勢壘區之后，柵極側第二導電類 型摻雜的半導體區和STI側第二導電類型摻雜的半導體區共同構成第二導電類型摻雜的 保護環。根據本發明的一方面，提供一種形成半導體結構的方法，其包括以下步驟在第一 導電類型摻雜的半導體材料部分上形成上覆結構；形成與所述上覆結構的側壁自對準的第 二導電類型摻雜的半導體區；以及將所述第二導電類型摻雜的半導體區的一部分轉變為金 屬半導體合金部分，其中所述金屬半導體合金部分端接(abut)所述第一導電類型摻雜的 半導體材料部分而形成肖特基勢壘，其中所述金屬半導體合金部分被所述第二導電類型摻 雜的半導體區的未反應的剩余部分橫向端接和包圍。根據本發明的另一方面，提供另一種形成半導體結構的方法，其包括以下步驟在 第一導電類型摻雜的半導體材料部分上形成上覆結構；形成與所述上覆結構的側壁自對準 的柵極側第二導電類型摻雜的半導體區；形成淺溝槽隔離側(STI側)第二導電類型摻雜的 半導體區，其端接淺溝槽隔離(STI)結構的側壁且與所述第一導電類型摻雜的半導體材料 部分中的所述柵極側第二導電類型摻雜的半導體區直接鄰接；以及將所述柵極側第二導電 類型摻雜的半導體區的一部分和所述STI側第二導電類型摻雜的半導體區的一部分轉變 為金屬半導體合金部分，其中所述金屬半導體合金部分端接所述第一導電類型摻雜的半導 體材料部分而形成肖特基勢壘。根據本發明的又一方面，提供一種半導體結構，其包括上覆結構，其位于襯底中 的具有第一導電類型的摻雜的第一導電類型摻雜的半導體材料部分上；具有第二導電類型 的摻雜的第二導電類型摻雜的半導體區，其與所述上覆結構的側壁自對準，其中所述第二 導電類型與所述第一導電類型相反；以及水平的肖特基勢壘，其位于金屬半導體合金部分 與所述第一導電類型摻雜的半導體材料部分之間，其中所述第二導電類型摻雜的半導體區 橫向端接且橫向包圍所述金屬半導體合金部分。根據本發明的再一方面，提供另一種半導體結構，其包括上覆結構，其位于襯底 的具有第一導電類型的摻雜的第一導電類型摻雜的半導體材料部分上；具有第二導電類型 的摻雜的柵極側第二導電類型摻雜的半導體區，其與所述上覆結構的側壁自對準，其中所 述第二導電類型與所述第一導電類型相反；具有所述第二導電類型的摻雜的淺溝槽隔離側 (STI側)第二導電類型摻雜的半導體區，其端接所述襯底中的淺溝槽隔離(STI)結構的側 壁且與所述柵極側第二導電類型摻雜的半導體區直接鄰接；以及水平的肖特基勢壘，其位 于金屬半導體合金部分與所述第一導電類型摻雜的半導體材料部分之間，其中所述金屬半 導體合金部分端接所述柵極側第二導電類型摻雜的半導體區和所述STI側第二導電類型 摻雜的半導體區。
根據本發明的再一方面，提供一種用于設計、制造或測試設計的在機器可讀介質 中具體化的設計結構。所述設計結構包括第一數據，其代表在襯底中具有第一導電類型的 摻雜的第一導電類型摻雜的半導體材料部分；第二數據，其代表位于所述第一導電類型摻 雜的半導體材料部分上的上覆結構；第三數據，其代表與所述上覆結構的側壁自對準的具 有第二導電類型的摻雜的第二導電類型摻雜的半導體區，其中所述第二導電類型與所述第 一導電類型相反；第四數據，其代表水平端接所述第一導電類型摻雜的半導體材料部分的 金屬半導體合金部分；以及第五數據，其代表位于所述金屬半導體合金部分與所述第一導 電類型摻雜的半導體材料部分之間的水平的肖特基勢壘，其中所述第二導電類型摻雜的半 導體區橫向端接且橫向包圍所述金屬半導體合金部分。根據本發明的再一方面，提供另一種用于設計、制造或測試設計的在機器可讀介 質中具體化的設計結構。所述設計結構包括第一數據，其代表在襯底中具有第一導電類 型的摻雜的第一導電類型摻雜的半導體材料部分；第二數據，其代表位于所述第一導電類 型摻雜的半導體材料部分上的上覆結構；第三數據，其代表與所述上覆結構的側壁自對準 的具有第二導電類型的摻雜的柵極側第二導電類型摻雜的半導體區，其中所述第二導電類 型與所述第一導電類型相反；第四數據，其代表具有所述第二導電類型的摻雜的淺溝槽隔 離側(STI側)第二導電類型摻雜的半導體區，該半導體區端接所述襯底中的淺溝槽隔離 (STI)結構的側壁且與所述柵極側第二導電類型摻雜的半導體區直接鄰接；第四數據，其 代表水平端接所述第一導電類型摻雜的半導體材料部分的金屬半導體合金部分；以及第五 數據，其代表位于所述金屬半導體合金部分與所述第一導電類型摻雜的半導體材料部分之 間的水平的肖特基勢壘，其中所述金屬半導體合金部分端接所述柵極側第二導電類型摻雜 的半導體區和所述STI側第二導電類型摻雜的半導體區。
圖1-4、5A、6和7是根據本發明的第一實施例的第一示例性半導體結構的順序垂 直截面視圖。圖1對應于將摻雜劑注入絕緣體上半導體(SOI)結構的頂部半導體層30中 的步驟。圖2對應于在形成作為上覆結構的包括柵極電介質40和柵極導體部分42的柵極 疊層以及電介質分隔物44之后的步驟。圖3對應于形成具有第二導電類型的摻雜的柵極 側第二導電類型摻雜的半導體區34的步驟。圖4對應于形成具有第一導電類型的摻雜的 第一導電類型摻雜的半導體區36的步驟。圖5A對應于形成具有第二導電類型的摻雜的淺 溝槽隔離側(STI側)第二導電類型摻雜的半導體區38的步驟。圖6對應于在形成第一金 屬半導體合金部分64、第二金屬半導體合金部分66以及柵極金屬半導體合金部分62之后 的步驟。圖7對應于在形成中段制程(MOL)電介質層80、第一接觸過孔84和第二接觸過孔 86之后的步驟。圖5B是在對應于圖5A的步驟時第一示例性半導體結構的自頂向下視圖。圖8A、9A、10A、11A和12A是根據本發明的第二實施例的第二示例性半導體結構的 順序垂直截面視圖。圖8A對應于在形成上覆結構(40，42，441，440)之后的步驟。圖9A對 應于形成具有第二導電類型的摻雜的第二導電類型摻雜的半導體區35的步驟。圖IOA對 應于形成第一導電類型摻雜的半導體區36的步驟。圖IlA對應于在形成第一金屬半導體 合金部分64、第二金屬半導體合金部分66以及柵極金屬半導體合金部分62之后的步驟。圖12A對應于在形成中段制程(MOL)電介質層80、第一接觸過孔84和第二接觸過孔86之 后的步驟。圖8B、9B、10B和IlB分別是在對應于圖8A、9A、10A和IlA的步驟時第二示例性半 導體結構的自頂向下視圖。12B是第二示例性半導體結構的沿著圖12A的平面A-A’的水平 截面視圖。 圖13是在根據本發明的半導體結構的半導體設計和制造中使用的設計過程的流 程圖。
具體實施例方式如上所述，本發明涉及包括自對準的肖特基二極管的半導體結構及其設計結構。 在附圖中，使用相同的參考標號或字母表示相同或等價的部件。附圖不必按比例繪制。參考圖1，根據本發明的第一實施例的第一示例性半導體結構包括半導體襯底8， 該半導體襯底8為絕緣體上半導體(SOI)襯底，其包括處理襯底10、掩埋絕緣體層20和頂 部半導體層30。頂部半導體層30包括具有第一導電類型的摻雜的第一導電類型摻雜的半 導體材料部分32以及包含電介質材料的淺溝槽隔離結構22。第一導電類型為ρ型或η型。 頂部半導體層30的厚度為約20nm到約300nm，典型地為約40nm到約150nm，但在此也可預 期更小或更大的厚度。掩埋絕緣體層的厚度為約50nm到約600nm，典型地為約IOOnm到約 300nm，但在此也可預期更小或更大的厚度。例如，通過在半導體襯底8之上形成電介質襯墊層(未示出)、施加并光刻構圖光 致抗蝕劑(未示出)、將光致抗蝕劑中的圖形轉移到頂部半導體層30的暴露部分中以形成 淺溝槽的各向異性蝕刻、在淺溝槽內部沉積電介質材料、以及平面化電介質材料，形成淺溝 槽隔離結構22。優選地，淺溝槽隔離結構22的深度至少為頂部半導體層30的厚度，以便第 一導電類型摻雜的半導體材料部分32完全地被淺溝槽隔離結構22橫向包圍。淺溝槽隔離 結構22與掩埋絕緣體層20的組合向第一導電類型摻雜的半導體材料部分32提供了電隔 罔。第一導電類型摻雜的半導體材料部分32包括具有第一導電類型摻雜的半導體材 料。用于第一導電類型摻雜的半導體材料部分32的半導體材料的非限制性實例硅、硅鍺合 金部分、硅、鍺、硅鍺合金部分、硅碳合金部分、硅鍺碳合金部分、砷化鎵、砷化銦、砷化銦鎵、 磷化銦、硫化鉛、其他III-V化合物半導體材料以及II-VI化合物半導體材料。例如，可將 硅用于第一導電類型摻雜的半導體材料部分32的半導體材料。優選地，第一導電類型摻雜 的半導體材料部分32為單晶，S卩，該半導體材料在整個第一導電類型摻雜的半導體材料部 分32內自動地外延對準。通過提供包含具有第一導電類型摻雜的頂部半導體層30的SOI襯底8，形成第一 導電類型摻雜的半導體材料部分32。可選地，通過利用第一導電類型摻雜劑的離子注入而 將第一導電類型摻雜劑注入頂部半導體層30的一部分中，形成第一導電類型摻雜的半導 體材料部分32。在頂部半導體層30包括本征半導體材料或摻雜的半導體材料的情況下，在 頂部半導體層30的頂表面之上施加阻擋級光致抗蝕劑37，并對其光刻構圖以形成開口，在 開口中注入第一導電類型摻雜劑，從而形成第一導電類型摻雜的半導體材料部分32。注入 到頂部半導體層30的暴露部分中的第一導電類型摻雜劑離子的方向由標示為I/I的箭頭示意性示出。可在掩蔽的離子注入之后去除阻擋級光致抗蝕劑37。第一導電類型摻雜的半 導體材料部分32具有第一摻雜劑濃度，該濃度為約1. OX 1015/cm3到約1. OX 1019/cm3，典型 地為約1. OX IOlfVcm3到約1. OX 1018/cm3，但在此也可預期更小或更大的第一摻雜劑濃度。雖然通過絕緣體上半導體(SOI)襯底描述本發明，但本發明也可在體襯底或者包 括體部分和絕緣體上半導體(SOI)部分的混合襯底上實施。在此明確可預期這些變化。參考圖2，在第一導電類型摻雜的半導體材料部分32的頂表面上形成可用作注入 掩模的上覆結構。例如，該上覆結構可包括柵極電介質40和柵極導體部分42的垂直疊層。 柵極電介質40包括電介質材料，所述電介質材料可以為介電常數大于8. 0的氧化硅基電介 質材料或包含金屬氧化物的電介質材料。柵極導體部分42包括導電材料，例如摻雜的半導 體材料或金屬材料。通過沉積柵極電介質層(未示出)和柵極導體層(未示出)，隨后施加并光刻構圖 光致抗蝕劑(未示出)且利用諸如反應離子蝕刻的各向異性蝕刻將光致抗蝕劑中的圖形轉 移到柵極導體層和柵極電介質層的疊層中，形成柵極電介質40和柵極導體部分42的垂直 疊層。可以與形成在頂部半導體層30上的場效應晶體管(未示出)的柵電極(未示出) 的形成同時地形成柵極電介質和柵極導體部分42的垂直疊層。柵極導體部分42的側壁和 柵極電介質40的側壁基本上垂直一致。在柵極電介質40和柵極導體部分42的垂直疊層的側壁上形成電介質分隔物44。 通過本領域公知的方法，即，通過沉積保形電介質層(未示出)和去除該保形電介質層的水 平部分的各向異性蝕刻，形成電介質分隔物44。保形電介質層的剩余的垂直部分構成電介 質分隔物44。電介質分隔物44橫向地包圍柵極電介質40和柵極導體部分42的垂直疊層。 電介質分隔物44為整體構造，S卩，為整塊的，并且橫向端接(abut)和橫向包圍柵極電介質 40和柵極導體部分42的垂直疊層或者替代采用的任何上覆結構。優選地，柵極電介質40和柵極導體部分42的垂直疊層的厚度大于頂部半導體層 30的厚度，以便在隨后的離子注入期間向第一導電類型摻雜的半導體材料部分32的位于 上覆結構之下的部分提供完全遮蔽。柵極電介質40和柵極導體部分42的垂直疊層的厚 度主要由柵極導體部分42的厚度確定，并且為約40nm到約300nm，典型地為約60nm到約 200nm，但在此也可預期更小或更大的厚度。柵極電介質40和柵極導體部分42的垂直疊層將第一導電類型摻雜的半導體材料 部分32分成三個部分在柵極電介質40和柵極導體部分42的垂直疊層之下的第一部分 P1、不在柵極電介質40和柵極導體部分42的垂直疊層之下且位于該垂直疊層的一側的第 二部分P2、以及不在柵極電介質40和柵極導體部分42的垂直疊層之下且位于該垂直疊層 的另一側的第三部分P3。通過第一部分Pl使第三部分P3與第二部分P2分隔，即，第三部 分P3不端接第二部分P2。雖然通過柵極電介質40和柵極導體部分42的垂直疊層作為上覆結構描述了本發 明，但可以通過可用作注入掩模的任何其他結構而實施本發明。在此明確地預期這些變化。參考圖3，在上覆結構(40，42，44)和頂部半導體層30之上施加第一光致抗蝕劑 43，并對其進行光刻構圖以暴露第一導電類型摻雜的半導體材料部分32的第二部分P2，同 時覆蓋第一導電類型摻雜的半導體材料部分32的第三部分P3。光刻構圖之后，第一光致抗 蝕劑43的邊緣覆蓋在上覆結構(40，42，44)的頂表面之上。
通過傾斜離子注入將第二導電類型摻雜劑注入到第一導電類型摻雜的半導體材 料部分32中，從而利用第一光致抗蝕劑43和上覆結構(40，42，44)作為注入掩模形成具有 第二導電類型的摻雜的柵極側第二導電類型摻雜的半導體區34。第二導電類型與第一導電 類型相反。如果第一導電類型為P型，則第二導電類型為η型，反之亦然。通過將第一導電 類型摻雜的半導體材料部分32的第二部分Ρ2的頂部和第一導電類型摻雜的半導體材料部 分32的在上覆結構(40，42，44)的邊緣之下的鄰接部分轉變為具有第二導電類型的摻雜的 第二導電類型摻雜的半導體區，形成該柵極側第二導電類型摻雜的半導體區34。具體地，將 離子注入的劑量選擇為使第二導電類型摻雜劑具有比柵極側第二導電類型摻雜的半導體 區34中的第一導電類型摻雜劑高的濃度。柵極側第二導電類型摻雜的半導體區34的凈摻 雜劑濃度，即，第二導電類型摻雜劑的摻雜劑濃度與第一導電類型摻雜劑的摻雜劑濃度之 差為約 1.0Χ IO1Vcm3 到約 1.0Χ IO2Vcm3,典型地為約 1.0Χ IO1Vcm3 到約 5. OX IO2Vcm3,但 在此也可預期更小或更大的第一摻雜劑濃度。 柵極側第二導電類型摻雜的半導體區34的厚度小于頂部半導體層30的厚度，即， 第一導電類型摻雜的半導體材料部分32的與上覆結構(40，42，44)垂直端接的部分的厚 度。柵極側第二導電類型摻雜的半導體區34的厚度為約5nm到約lOOnm，典型地為約IOnm 到約40nm，但在此也可預期更小或更大的厚度。將離子注入的角度選擇為使柵極側第二導電類型摻雜的半導體區34的一部分在 上覆結構(40，42，44)的邊緣部分之下。柵極側第二導電類型摻雜的半導體區34以一橫向 偏移而與上覆結構(40，42，44)的外部側壁自對準。該橫向偏移由離子注入的能量、離子注 入的角度、所注入的離子的種類等等確定。例如，柵極側第二導電類型摻雜的半導體區34 可在電介質分隔物44之下。在上覆結構(40，42，44)包括柵極電介質40和柵極導體部分 42的垂直疊層的情況下，柵極側第二導電類型摻雜的半導體區34以一橫向偏移而與柵極 電介質40和柵極導體部分42的垂直疊層的側壁自對準。柵極側第二導電類型摻雜的半導 體區34可以在或不在柵極電介質40之下，這依賴于柵極側第二導電類型摻雜的半導體區 34與上覆結構(40，42，44)的外部側壁之間或者與柵極電介質40和柵極導體部分42的垂 直疊層的側壁之間的橫向偏移。隨后去除第一光致抗蝕劑43。可以采用同一離子注入步驟和同一注入掩模同時執行柵極側第二導電類型摻雜 的半導體區34的形成與用于第二導電類型場效應晶體管的源極/漏極延伸區的形成。因 此，與標準的互補金屬氧化物半導體(CMOS)制造順序相比，不需要額外的離子注入步驟來 形成柵極側第二導電類型摻雜的半導體區34。參考圖4，在上覆結構(40，42，44)和頂部半導體層30之上施加第二光致抗蝕劑 45，并對其進行光刻構圖以暴露第一導電類型摻雜的半導體材料部分32的第三部分P3，同 時覆蓋第一導電類型摻雜的半導體材料部分32的第二部分P2。光刻構圖之后，第二光致抗 蝕劑45的邊緣覆蓋在上覆結構(40，42，44)的頂表面上。通過離子注入將第一導電類型摻雜劑注入第一導電類型摻雜的半導體材料部分 32中，從而利用第二光致抗蝕劑45和上覆結構(40，42，44)作為注入掩模形成具有第一 導電類型的摻雜的第一導電類型摻雜的半導體區36。第一導電類型摻雜的半導體材料部 分32的整個第三部分P3變為第一導電類型摻雜的半導體區36。通過向第一導電類型摻 雜的半導體材料部分32的第三部分P3中添加第一導電類型摻雜劑，形成第一導電類型摻雜的半導體區36。從而，第一導電類型摻雜的半導體區36的摻雜劑濃度(在此稱為第二 摻雜劑濃度)大于第一導電類型摻雜的半導體材料部分32的剩余部分的摻雜劑濃度(第 一摻雜劑濃度)。第一導電類型摻雜的半導體區36的摻雜劑濃度為約1. OX 1018/cm3到約 1.0X1021/cm3,典型地為約1. OX 1019/cm3到約5. 0 X 102°/cm3，但在此也可預期更小或更大 的第二摻雜劑濃度。第一導電類型摻雜的半導體區36的厚度與頂部半導體層30的厚度相同，即，第一 導電類型摻雜的半導體材料部分32垂直端接掩埋絕緣體層20。這可通過將第一導電類型 摻雜劑的離子注入的能量設定為使離子注入的深度至少等于頂部半導體層30的厚度而實 現。第一導電類型摻雜的半導體區36橫向端接淺溝槽隔離結構22。第一導電類型摻 雜的半導體區36的邊緣與上覆結構(40，42，44)的外部側壁自對準。在上覆結構(40，42， 44)包括柵極電介質40和柵極導體部分42的垂直疊層的情況下，第一導電類型摻雜的半導 體區36也可以以一橫向偏移而與柵極電介質40和柵極導體部分42的垂直疊層的側壁自 對準，該橫向偏移等于電介質分隔物44的橫向厚度。隨后去除第二光致抗蝕劑45。可以采用同一離子注入步驟和同一注入掩模同時執行第一導電類型摻雜的半導 體區36的形成與用于第一導電類型場效應晶體管的源極/漏極區的形成。因此，與標準的 互補金屬氧化物半導體(CMOS)制造順序相比，不需要額外的離子注入步驟來形成第一導 電類型摻雜的半導體區36。參考圖5A和5B，在頂部半導體層30和上覆結構(40，42，44)之上施加第三光致抗 蝕劑47，并對其進行光刻構圖以暴露第一導電類型摻雜的半導體材料部分32的第二部分 P2的橫向端接淺溝槽隔離結構22的整個邊緣。將第二導電類型摻雜劑注入第一導電類型 摻雜的半導體材料部分32的暴露部分中，從而形成具有第二導電類型的摻雜的淺溝槽隔 離側(STI側)第二導電類型摻雜的半導體區38。第二導電類型與第一導電類型相反。通 過轉變第一導電類型摻雜的半導體材料部分32的與淺溝槽隔離結構22以及柵極側第二導 電類型摻雜的半導體區34的一部分橫向端接的一部分，形成該STI側第二導電類型摻雜的 半導體區38。具體地，將離子注入的劑量選擇為使第二導電類型摻雜劑具有比STI側第二 導電類型摻雜的半導體區38中的第一導電類型摻雜劑高的濃度。STI側第二導電類型摻 雜的半導體區38的凈摻雜劑濃度，即，第二導電類型摻雜劑的摻雜劑濃度與第一導電類型 摻雜劑的摻雜劑濃度之差為約1. OX 1018/cm3到約1. OX 1021/cm3，典型地為約1. OX 1019/cm3 到約5. OX 102°/cm3，但在此也可預期更小或更大的第一摻雜劑濃度。STI側第二導電類型摻雜的半導體區38的厚度與頂部半導體層30的厚度相同， 即，STI側第二導電類型摻雜的半導體區38垂直端接掩埋絕緣體層20。STI側第二導電類 型摻雜的半導體區38使淺溝槽隔離結構22與第一導電類型摻雜的半導體材料部分32分 隔。STI側第二導電類型摻雜的半導體區38直接鄰接，即，端接柵極側第二導電類型摻雜的 半導體區34。STI側第二導電類型摻雜的半導體區38的橫向寬度優選大于用于構圖第三光 致抗蝕劑的光刻掩模的覆蓋容差，并且為約30nm到約300nm，典型地為約50nm到約150nm， 但在此也可預期更小或更大的寬度。隨后去除第三光致抗蝕劑47。可以采用同一離子注入步驟和同一注入掩模同時執行STI側第二導電類型摻雜 的半導體區38的形成與用于第二導電類型場效應晶體管的源極/漏極區的形成。因此，與標準的互補金屬氧化物半導體(CMOS)制造順序相比，不需要額外的離子注入步驟來形成 STI側第二導電類型摻雜的半導體區38。
參考圖6，通過施加金屬層且使其與暴露的半導體材料反應，形成金屬半導體合金 區。隨后去除金屬層的未反應部分。具體地，通過將柵極側第二導電類型摻雜的半導體區 34和STI側第二導電類型摻雜的半導體區38的暴露部分轉變這樣的深度，形成第一金屬 半導體合金部分64，其中該深度至少等于柵極側第二導電類型摻雜的半導體區34的厚度。 由此，第一金屬半導體合金部分64垂直地端接第一導電類型摻雜的半導體材料部分32的 一部分，從而形成水平的肖特基勢壘70。換句話說，第一金屬半導體合金部分64的金屬半 導體合金材料直接接觸第一導電類型摻雜的半導體材料部分32中的第一導電類型摻雜的 半導體材料，從而形成具有水平結表面的肖特基勢壘。水平的肖特基勢壘70提供整流電特 性，從而允許電流從第一金屬半導體合金部分64流到第一導電類型摻雜的半導體材料部 分32，同時阻止電流從第一導電類型摻雜的半導體材料部分32流到第一金屬半導體合金 部分64。通過轉變第一導電類型摻雜的半導體區36的頂部，形成第二金屬半導體合金部 分66。第二金屬半導體合金部分66的厚度與第一金屬半導體合金部分64的厚度基本相 同。第二金屬半導體合金部分66垂直地端接第一導電類型摻雜的半導體區36的剩余部分。 第二金屬半導體合金部分66向第一導電類型摻雜的半導體區36提供電接觸。雖然跨過第 二金屬半導體合金部分66與第一導電類型摻雜的半導體區36之間的界面的電傳導是雙向 的，但跨過水平的肖特基勢壘70的電流的單向性質限制了電流傳導。另外，如果柵極導體部分42包括半導體材料，則在柵極導體部分42上直接形成柵 極金屬半導體合金部分62。各金屬半導體合金(62，64，66)包括金屬與柵極側第二導電類 型摻雜的半導體區34、STI側第二導電類型摻雜的半導體區38、第一導電類型摻雜的半導 體區36、或柵極導體部分42的半導體材料的合金。例如，如果形成各金屬半導體合金(62， 64，66)的半導體材料包括硅或鍺，則各金屬半導體合金(62，64，66)包括硅化物或鍺化物。第一金屬半導體合金部分64被柵極側第二導電類型摻雜的半導體區34和淺溝槽 隔離結構22橫向端接且橫向包圍。第一金屬半導體合金部分64被STI側第二導電類型摻 雜的半導體區38和第一導電類型摻雜的半導體材料部分32垂直端接。此外，柵極側第二 導電類型摻雜的半導體區34鄰接STI側第二導電類型摻雜的半導體區38。由此，金屬半導 體合金部分64的周圍被柵極側第二導電類型摻雜的半導體區34和STI側第二導電類型摻 雜的半導體區38連續地端接且包圍。柵極側第二導電類型摻雜的半導體區34和STI側第二導電類型摻雜的半導體區 38還連續地端接水平肖特基勢壘70的邊緣。由此，水平的肖特基勢壘70的所有邊緣被柵 極側第二導電類型摻雜的半導體區34或STI側第二導電類型摻雜的半導體區38直接鄰 接，這具有降低水平的肖特基勢壘70的反向漏電流的有利效果，并由此提高肖特基勢壘二 極管的整流特性的單向性，其中所述肖特基勢壘二極管包括第一金屬半導體合金部分64 和第一導電類型摻雜的半導體材料部分32。參考圖7，在各金屬半導體合金(62，64，66)、頂部半導體層30和上覆結構(40，42， 44)上形成中段制程(MOL)電介質層80。MOL電介質層80包括氧化硅、氮化硅、化學氣相沉 積(CVD)低k電介質材料或旋涂低k電介質材料。氧化硅的非限制性實例包括未摻雜的硅酸鹽玻璃(USG)、硼硅酸鹽玻璃(BSG)、磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃(BPSG)、氟硅 酸鹽玻璃(FSG)和原硅酸四乙酯(TEOS)氧化物。氮化硅可以是化學計量氮化物，或者是將 拉伸或壓縮應力施加到下伏結構的非化學計量氮化物。在MOL電介質層80中形成接觸過孔(未示出)，并用金屬填充接觸過孔，以形成各 金屬接觸。具體地，在MOL電介質層80中形成端接第一金屬半導體合金部分64的第一接 觸過孔84和端接第二金屬半導體合金部分66的第二接觸過孔86，以向肖特基勢壘二極管 (64，32)提供電連接。參考圖8A和8B，根據本發明的第二實施例的第二示例性半導體結構包括半導體 襯底8和上覆結構。與本發明的第一實施例一樣，半導體襯底8包括處理襯底10、掩埋絕緣 體層20和頂部半導體層30，該頂部半導體層30包括第一導電類型摻雜的半導體材料部分 32和淺溝槽隔離結構22。第一導電類型摻雜的半導體材料部分32的摻雜劑濃度(在此稱 為第一濃度)可以與第一實施例中的基本相同。上覆結構包括柵極電介質40和柵極導體部分42的垂直疊層，所述柵極電介質40和柵極導體部分42被形成為在中部具有孔。柵極電介質40和柵極導體部分42可以包括 與第一實施例相同的材料且可以具有與第一實施例相同的厚度。電介質層的保形沉積和反 應離子蝕刻形成內部電介質分隔物441和外部電介質分隔物440。內部電介質分隔物441 為整體構造，即，為整塊的。柵極電介質40和柵極導體部分42的垂直疊層橫向端接和橫向 包圍內部電介質分隔物441。外部電介質分隔物440為整體構造，并且橫向端接和橫向包 圍柵極電介質40和柵極導體部分42的垂直疊層。柵極電介質40、柵極導體部分42、內部 電介質分隔物441和外部電介質分隔物440共同構成上覆結構。該上覆結構(40，42，441， 440)為環狀的，即，與圓環(torus)拓撲同胚(homeomorphic)，也就是，可以被連續地拉伸 為圓環形狀而不引入或消除任何拓撲異常。參考圖9A和9B，在上覆結構(40，42，44)和頂部半導體層30之上施加第一光致抗 蝕劑43，并對其進行光刻構圖以暴露被上覆結構(40，42，441，440)橫向包圍的孔，同時覆 蓋第一導電類型摻雜的半導體材料部分32的位于上覆結構(40，42，441，440)外側的區域。 光刻構圖之后，第一光致抗蝕劑43的邊緣覆蓋在上覆結構(40，42，44)的頂表面之上且形 成封閉形狀，例如多邊形。通過傾斜離子注入將第二導電類型摻雜劑注入孔內的第一導電類型摻雜的半導 體材料部分32中，從而利用第一光致抗蝕劑43和上覆結構(40，42，441，440)作為注入掩 模形成柵極側第二導電類型摻雜的半導體區35。通過轉變孔內的第一導電類型摻雜的半 導體材料部分32的頂部和第一導電類型摻雜的半導體材料部分32的在內部電介質分隔 物441的邊緣之下的鄰接部分，形成具有第二導電類型的摻雜的該第二導電類型摻雜的半 導體區35。第二導電類型與第一導電類型相反。具體地，將離子注入的劑量選擇為使第二 導電類型摻雜劑具有比第二導電類型摻雜的半導體區35中的第一導電類型摻雜劑高的濃 度。第二導電類型摻雜的半導體區35的凈摻雜劑濃度，即，第二導電類型摻雜劑的摻雜劑 濃度與第一導電類型摻雜劑的摻雜劑濃度之差為約1. OX 1018/cm3到約1. OX 1021/cm3，典型 地為約1. OX 1019/cm3到約5. OX 102°/cm3，但在此也可預期更小或更大的第一摻雜劑濃度。第二導電類型摻雜的半導體區35的厚度小于頂部半導體層30的厚度，即，第一導 電類型摻雜的半導體材料部分32的與上覆結構(40，42，441，440)垂直端接的部分的厚度。第二導電類型摻雜的半導體區35的厚度為約5nm到約lOOnm，典型地為約IOnm到約40nm， 但在此也可預期更小或更大的厚度。第二實施例的第二導電類型摻雜的半導體區35是第 一實施例的柵極側第二導電類型摻雜的半導體區34的結構等價物。將離子注入的角度選擇為使第二導電類型摻雜的半導體區35的一部分在上覆結 構(40，42，441，440)的邊緣部分之下。第二導電類型摻雜的半導體區35的在上覆結構(40， 42,441,440)之下的區域環繞位于上覆結構(40，42，441，440)內的孔的區域。第二導電類 型摻雜的半導體區35以一橫向偏移而與上覆結構(40，42，441，440)的外部側壁自對準。該 橫向偏移由離子注入的能量、離子注入的角度、所注入的離子的種類等等確定。在上覆結構 (40，42，441，440)包括柵極電介質40和柵極導體部分42的垂直疊層的情況下，第二導電類 型摻雜的半導體區35以一橫向偏移而與柵極電介質40和柵極導體部分42的垂直疊層的 側壁自對準。第二導電類型摻雜的半導體區35可以在或不在柵極電介質40之下，這依賴 于第二導電類型摻雜的半導體區35與上覆結構(40，42，441，440)的外部側壁之間或者與 柵極電介質40和柵極導體部分42的垂直疊層的側壁之間的橫向偏移。隨后去除第一光致 抗蝕劑43。可以采用同一離子注入步驟和同一注入掩模同時執行第二導電類型摻雜的半導 體區35的形成與用于第二導電類型場效應晶體管的源極/漏極延伸區的形成。因此，與標 準的互補金屬氧化物半導體(CMOS)制造順序相比，不需要額外的離子注入步驟來形成第 二導電類型摻雜的半導體區35。參考圖IOA和10B，在上覆結構(40，42，441，440)和頂部半導體層30之上施加第 二光致抗蝕劑45，并對其進行光刻構圖以暴露第一導電類型摻雜的半導體材料部分32的 位于上覆結構(40，42，441，440)外側的區域，同時覆蓋第二導電類型摻雜的半導體區35。 光刻構圖之后，第二光致抗蝕劑45的邊緣覆蓋在上覆結構(40，42，441，440)的頂表面之上 且形成封閉形狀，例如多邊形。通過離子注入將第一導電類型摻雜劑注入第一導電類型摻雜的半導體材料部分 32中，從而利用第二光致抗蝕劑45和上覆結構(40，42，441，440)作為注入掩模形成具有第 一導電類型的摻雜的第一導電類型摻雜的半導體區36。第一導電類型摻雜的半導體材料 部分32的注入部分變為第一導電類型摻雜的半導體區36。通過向第一導電類型摻雜的半 導體材料部分32的注入部分中添加第一導電類型摻雜劑，形成第一導電類型摻雜的半導 體區36。從而，第一導電類型摻雜的半導體區36的摻雜劑濃度(在此稱為第二摻雜劑濃 度)大于第一導電類型摻雜的半導體材料部分32的剩余部分的摻雜劑濃度(第一摻雜劑 濃度)。第一導電類型摻雜的半導體區36的摻雜劑濃度為約1. OX 1018/cm3到約1. OX IO21/ cm3,典型地為約1. OX 1019/cm3到約5. 0 X 102°/cm3，但在此也可預期更小或更大的第二摻雜 劑濃度。第一導電類型摻雜的半導體區36的厚度與頂部半導體層30的厚度相同，即，第一 導電類型摻雜的半導體材料部分32垂直端接掩埋絕緣體層20。這可通過將第一導電類型 摻雜劑的離子注入的能量設定為使離子注入的深度至少等于頂部半導體層30的厚度而實 現。第一導電類型摻雜的半導體區36的外部側壁橫向端接淺溝槽隔離結構22。第一 導電類型摻雜的半導體區36的內部邊緣與上覆結構(40，42，441，440)的外部側壁自對準。在上覆結構(40，42，441，440)包括柵極電介質40和柵極導體部分42的垂直疊層的情況 下，第一導電類型摻雜的半導體區36也可以以一橫向偏移而與柵極電介質40和柵極導體 部分42的垂直疊層的側壁自對準，該橫向偏移等于外部電介質分隔物440的橫向厚度。第 一導電類型摻雜的半導體區36為環狀的，即，與圓環拓撲同胚。隨后去除第二光致抗蝕劑 45。可以采用同一離子注入步驟和同一注入掩模同時執行第一導電類型摻雜的半導 體區36的形成與用于第一導電類型場效應晶體管的源極/漏極區的形成。因此，與標準的 互補金屬氧化物半導體(CMOS)制造順序相比，不需要額外的離子注入步驟來形成第一導 電類型摻雜的半導體區36。參考圖IlA和11B，通過以與第一實施例中相同的方式施加金屬層且使其與暴露 的半導體材料反應，形成金屬半導體合金區。隨后去除金屬層的未反應部分。具體地，通過 將第二導電類型摻雜的半導體區35的暴露部分轉變這樣的深度，形成第一金屬半導體合 金部分64，其中該深度至少等于第二導電類型摻雜的半導體區35的厚度。由此，第一金屬 半導體合金部分64垂直地端接第一導電類型摻雜的半導體材料部分32的一部分，從而形 成水平的肖特基勢壘70。與第一實施例中一樣，水平的肖特基勢壘70提供整流電特性。通過以與第一實施例中相同的方式轉變第一導電類型摻雜的半導體區36的頂部，形成第二金屬半導體合金部分66。第二金屬半導體合金部分66為環狀的，S卩，與圓環拓 撲同胚。另外，可以以與第一實施例中相同的方式在柵極導體部分42上直接形成柵極金 屬半導體合金部分62。第一金屬半導體合金部分64被第二導電類型摻雜的半導體區35橫向端接且橫向 包圍。第一金屬半導體合金部分64被第一導電類型摻雜的半導體區32垂直端接。金屬半 導體合金部分64的周圍被第二導電類型摻雜的半導體區35連續地端接且包圍。第二導電類型摻雜的半導體區35還連續地端接水平的肖特基勢壘70的整個邊 緣。由此，水平的肖特基勢壘70的所有邊緣被第二導電類型摻雜的半導體區35直接鄰接， 這具有降低水平的肖特基勢壘70的反向漏電流的有利效果，并由此提高肖特基勢壘二極 管的整流特性的單向性，其中所述肖特基勢壘二極管包括第一金屬半導體合金部分64和 第一導電類型摻雜的半導體區32。參考圖12A和12B，以與第一實施例中相同的方式，在各金屬半導體合金(62，64， 66)、頂部半導體層30和上覆結構(40，42，441，440)上形成中段制程(MOL)電介質層80。 在MOL電介質層80中形成接觸過孔(未示出)，并用金屬填充接觸過孔，以形成各金屬接 觸。具體地，在MOL電介質層80中形成端接第一金屬半導體合金部分64的第一接觸過孔 84和端接第二金屬半導體合金部分66的第二接觸過孔86，以向肖特基勢壘二極管(64，32) 提供電連接。圖13示出例如在根據本發明的半導體電路的半導體設計和制造中使用的示例性 設計流程900的框圖。設計流程900可根據被設計的集成電路(IC)的類型而變化。例如， 用于構造專用集成電路(ASIC)的設計流程不同于用于設計標準集成電路部件的設計流 程。設計結構920優選為到設計過程910的輸入，且可來自知識產權(IP)供給者、核心開 發人員、或設計公司，或者可由設計流程的操作者產生，或者可來自其他來源。
設計結構920包括具有示意性或硬件描述語言(HDL，例如Veril0g、VHDL、C等等) 形式的如圖1-4、5A、5B、6、7、8A-12B的任何一者所示的本發明的實施例。設計結構920可 被包含在一種或多種機器可讀介質上。例如，設計結構920可以為文本文件或如圖1-4、5A、 5B、6、7、8A-12B中所示的本發明的實施例的圖解表示。 設計過程910優選將如圖1-4、5A、5B、6、7、8A_12B中所示的發明的實施例合成 (或轉換)成網表(netlist)980，其中網表980為被記錄在至少一個機器可讀介質上的例 如金屬遮光罩、布線、晶體管、邏輯門、控制電路、I/O、模型等等的列表，其描述與集成電路 設計中的其他元件和電路的連接。例如，所述介質可以為CD、緊湊式閃存、其他閃速存儲器、 經由互聯網或其他聯網的適宜工具而被傳送的數據包。合成可以為這樣的迭代過程，其中， 根據設計規格和電路參數，使網表980被再度合成一次或多次。設計過程910可包括使用各種輸入，例如，來自庫元件930的輸入，對于給定的制 造技術(例如，諸如32nm、45nm和90nm等等的不同技術節點)、設計規格940、表征數據950、 校驗數據960、設計規則970和測試數據文件985(例如，其可包括諸如定時分析、校驗、設計 規則檢查、位置和路線操作等等的標準電路設計過程)，該庫元件930可容納一組常用的元 件、電路和器件，包括模型、版圖和符號表示。集成電路設計領域的普通技術人員可領會在 設計過程910中使用的可能的電子設計自動工具和應用而不偏移本發明的精神和范圍。本 發明的設計結構不限于任何特定的設計流程。設計過程910優選將如圖1-4、5A、5B、6、7、8A-12B中所示的發明的實施例以及任 何附加的集成電路設計或數據(如果適用)轉換成第二設計結構990。設計結構990以用 于交換集成電路的版圖數據的數據格式和/或以符號數據格式(例如，以GDSII (GDS2)、 GLU OASIS、位圖文件或者用于存儲這些設計結構的任何其他適宜格式存儲的信息)而駐 留在存儲介質上。設計結構990可包括貫穿制程的諸如例如符號數據、位圖文件、測試數據 文件、設計內容文件、制造數據、版圖參數、布線、金屬級、過孔、形狀、路線數據的信息以及 半導體制造者所需的任何其他數據，以產生如圖1-4、5A、5B、6、7、8A-12B中所示的本發明 的實施例之一。然后，設計結構990進行到階段995，在該階段995，例如，設計結構990進 行到流片、被交付制造、被交付到掩模室、被發送至另一設計室、被發送返回至客戶等等。雖然關于具體實施例描述了本發明，但根據以上描述很明顯，對于本領域技術人 員而言，多種替代、修改和變化將是顯而易見的。因此，本發明旨在包容落入本發明的精神 和范圍以及以下權利要求內的所有這些替代、修改和變化。
權利要求
一種形成半導體結構的方法，包括以下步驟在第一導電類型摻雜的半導體材料部分上形成上覆結構；形成與所述上覆結構的側壁自對準的第二導電類型摻雜的半導體區，其中所述第二導電類型與所述第一導電類型相反；以及將所述第二導電類型摻雜的半導體區的一部分轉變為金屬半導體合金部分，其中所述金屬半導體合金部分端接所述第一導電類型摻雜的半導體材料部分而形成肖特基勢壘，其中所述金屬半導體合金部分被所述第二導電類型摻雜的半導體區的未反應的剩余部分橫向端接和包圍。
2.根據權利要求1的方法，還包括形成與所述上覆結構的另一側壁自對準的第一導電 類型摻雜的半導體區，其中所述第一導電類型摻雜的半導體區具有大于所述第一導電類型 摻雜的半導體材料部分的摻雜劑濃度。
3.根據權利要求1的方法，其中所述上覆結構中包含孔，其中所述第二導電類型摻雜 的半導體區形成在所述孔內。
4.根據權利要求3的方法，其中所述上覆結構包括柵極電介質和柵極導體部分的垂直 置層。
5.根據權利要求1的方法，其中所述第一導電類型摻雜的半導體材料部分形成在絕緣 體上半導體(SOI)襯底的頂部半導體層中。
6.一種形成半導體結構的方法，包括以下步驟在第一導電類型摻雜的半導體材料部分上形成上覆結構；形成與所述上覆結構的側壁自對準的柵極側第二導電類型摻雜的半導體區，其中所述 第二導電類型與所述第一導電類型相反；形成淺溝槽隔離側(STI側)第二導電類型摻雜的半導體區，其端接淺溝槽隔離(STI) 結構的側壁且與所述第一導電類型摻雜的半導體材料部分中的所述柵極側第二導電類型 摻雜的半導體區直接鄰接；以及將所述柵極側第二導電類型摻雜的半導體區的一部分和所述STI側第二導電類型摻 雜的半導體區的一部分轉變為金屬半導體合金部分，其中所述金屬半導體合金部分端接所 述第一導電類型摻雜的半導體材料部分而形成肖特基勢壘。
7.根據權利要求6的方法，其中所述金屬半導體合金部分被所述柵極側第二導電類型 摻雜的半導體區的所述剩余部分橫向端接，且被所述STI側第二導電類型摻雜的半導體部 分的所述剩余部分垂直端接。
8.根據權利要求6的方法，其中所述柵極側第二導電類型摻雜的半導體區具有第一深 度，并且所述STI側第二導電類型摻雜的半導體區具有大于所述第一深度的第二深度。
9.根據權利要求6的方法，還包括形成與所述上覆結構的另一側壁自對準的第一導電 類型摻雜的半導體區，其中所述第一導電類型摻雜的半導體區具有大于所述第一導電類型 摻雜的半導體材料部分的摻雜劑濃度。
10.根據權利要求6的方法，其中所述金屬半導體合金部分的周圍被所述柵極側第二 導電類型摻雜的半導體區的剩余部分和所述STI側第二導電類型摻雜的半導體部分的剩 余部分連續地端接和包圍。
11.根據權利要求6的方法，其中所述第一導電類型摻雜的半導體材料部分形成在絕緣體上半導體(SOI)襯底的頂部半導體層中。
12.根據權利要求6的方法，其中所述上覆結構包括柵極電介質和柵極導體部分的垂 直疊層。
13.一種半導體結構，包括上覆結構，其位于襯底中的具有第一導電類型的摻雜的第一導電類型摻雜的半導體材 料部分上；第二導電類型摻雜的半導體區，其具有第二導電類型的摻雜并與所述上覆結構的側壁 自對準，其中所述第二導電類型與所述第一導電類型相反；以及水平的肖特基勢壘，其位于金屬半導體合金部分與所述第一導電類型摻雜的半導體材 料部分之間，其中所述第二導電類型摻雜的半導體區橫向端接且橫向包圍所述金屬半導體 合金部分。
14.根據權利要求13的半導體結構，還包括第一導電類型摻雜的半導體區，其具有所 述第一導電類型的摻雜且與所述上覆結構的另一側壁自對準并且橫向端接所述第一導電 類型摻雜的半導體材料部分，其中所述第一導電類型摻雜的半導體區具有大于所述第一導 電類型摻雜的半導體材料部分的摻雜劑濃度。
15.根據權利要求14的半導體結構，還包括另一金屬半導體合金部分，其垂直端接所 述第一導電類型摻雜的半導體區。
16.根據權利要求13的半導體結構，還包括位于所述上覆結構中的孔，其中所述第二 導電類型摻雜的半導體區位于所述孔內。
17.根據權利要求16的半導體結構，其中所述上覆結構包括柵極電介質和柵極導體部 分的垂直疊層。
18.根據權利要求16的半導體結構，其中所述上覆結構還包括整體構造的內部電介質分隔物，其中所述垂直疊層橫向端接和橫向包圍所述內部電介 質分隔物；以及整體構造的外部電介質分隔物，其橫向端接和橫向包圍所述垂直疊層。
19.根據權利要求13的半導體結構，其中所述襯底為絕緣體上半導體(SOI)襯底，并且 其中所述第一導電類型摻雜的半導體材料部分位于所述SOI襯底的頂部半導體層中。
20.一種半導體結構，包括上覆結構，其位于襯底的具有第一導電類型的摻雜的第一導電類型摻雜的半導體材料 部分上；柵極側第二導電類型摻雜的半導體區，其具有第二導電類型的摻雜并與所述上覆結構 的側壁自對準，其中所述第二導電類型與所述第一導電類型相反；淺溝槽隔離側(STI側)第二導電類型摻雜的半導體區，其具有所述第二導電類型的摻 雜并端接所述襯底中的淺溝槽隔離(STI)結構的側壁且與所述柵極側第二導電類型摻雜 的半導體區直接鄰接；以及水平的肖特基勢壘，其位于金屬半導體合金部分與所述第一導電類型摻雜的半導體材 料部分之間，其中所述金屬半導體合金部分端接所述柵極側第二導電類型摻雜的半導體區 和所述STI側第二導電類型摻雜的半導體區。
21.根據權利要求20的半導體結構，其中所述金屬半導體合金部分被所述柵極側第二導電類型摻雜的半導體區橫向端接，且被所述STI側第二導電類型摻雜的半導體部分垂直 端接。
22.根據權利要求20的半導體結構，其中所述柵極側第二導電類型摻雜的半導體區具 有第一深度，并且所述STI側第二導電類型摻雜的半導體區具有大于所述第一深度的第二深度。
23.根據權利要求20的半導體結構，還包括第一導電類型摻雜的半導體區，其具有所 述第一導電類型的摻雜且與所述上覆結構的另一側壁自對準，其中所述第一導電類型摻雜 的半導體區具有大于所述第一導電類型摻雜的半導體材料部分的摻雜劑濃度。
24.根據權利要求20的半導體結構，其中所述金屬半導體合金部分的周圍被所述柵極 側第二導電類型摻雜的半導體區和所述STI側第二導電類型摻雜的半導體部分連續地端 接和包圍。
25.根據權利要求20的半導體結構，其中所述襯底為絕緣體上半導體(SOI)襯底，并且 其中所述第一導電類型摻雜的半導體材料部分位于所述SOI襯底的頂部半導體層中。
全文摘要
本發明涉及半導體結構和形成方法。一種肖特基二極管包括位于絕緣體上半導體(SOI)襯底中的摻雜的保護環，該保護環具有第二導電類型的摻雜。該肖特基勢壘二極管還包括位于虛柵電極一側的第一導電類型摻雜的半導體區以及位于另一側的被摻雜的保護環包圍的肖特基勢壘結構，第一導電類型摻雜的半導體區具有與第二導電類型相反的第一導電類型的摻雜。肖特基勢壘區被虛柵電極和摻雜的保護層橫向包圍。摻雜的保護環包括具有第二導電類型的摻雜的柵極側第二導電類型摻雜的半導體區的未金屬化部分。肖特基勢壘區被摻雜的保護環橫向包圍，該保護環包括柵極側摻雜的半導體區和STI側摻雜的半導體區。還提供用于本發明的肖特基勢壘二極管的設計結構。
文檔編號H01L29/872GK101840891SQ20101013569
公開日2010年9月22日 申請日期2010年3月10日 優先權日2009年3月13日
發明者A·B·博圖拉, A·F·諾里斯, A·J·約瑟夫, R·M·拉塞爾, 石云 申請人:國際商業機器公司