專利名稱：集成電路結構的制作方法
技術領域：
本發明涉及一種集成電路結構，尤其涉及一種包括三五(III-V)族化合物半導體 的晶體管及其制造方法。
背景技術：
金屬氧化物半導體(metal-oxide-semiconductor，M0S)晶體管的速度與M0S晶體 管的導通電流緊緊相關，而導通電流又與電荷的遷移率(mobility)緊緊相關。舉例而言， 當NM0S晶體管的溝道區內的電子遷移率高時，其具有高導通電流，而當PM0S晶體管的溝道 區內的空穴遷移率高時，其具有高導通電流。三族和五族元素的化合物半導體材料(公知的III-V族化合物半導體)因具有高 電子遷移率而成為形成NM0S晶體管的適當選擇。因此，III-V族化合物半導體通常使用于 NM0S晶體管的制作。為了降低制造成本，也已尋求使用III-V族化合物半導體的PM0S晶體 管的制造方法。圖1示出具有iii-V族化合物半導體的公知晶體管。在其制作過程中，多 個膜層覆蓋于一硅基底200上，其中這些膜層包括由GaAs所構成的緩沖層、由In/lhAs 所構成的漸變緩沖層(x在0至1的范圍且不等于0及1)、由In(l.52Ala48AS所構成的下緩沖 層206、由In0.7Ga0.3As所構成的溝道層208、由In0.52Al0.48As所構成的上緩沖層210、由InP 所構成的蝕刻終止層212以及由Ina53Ga(l.47AS所構成的接觸層214。進行第一蝕刻步驟，以 蝕穿接觸層214(Ina53Ga(1.47AS)且停止于蝕刻終止層212 (InP)而形成一第一凹口。接著進 行第二蝕刻步驟，以蝕穿蝕刻終止層212(InP)以及一部分的上緩沖層ZlOan^Al^As) 而形成一第二凹口。接著在第二凹口內形成由金屬所構成的柵極G。形成的晶體管具有由 下緩沖層206、溝道層208、上緩沖層210所構成的量子阱(quantum well)的優點。然而，上述結構及工藝步驟存在一些缺點。接觸層214(Ina53Ga(1.47AS)與柵極G水 平隔開一距離s。再者，蝕刻終止層212 (InP)具有相對寬的能隙以及高電阻率。因此，在金 屬源極/漏極S/D與溝道層208之間會存在一高電阻路徑。因此，源極區S與漏極區D的 外電阻(external resistance)高，其不利于晶體管的導通電流。因此，有必要尋求一種方 法及結構，其能克服上述公知技術中的缺點。
發明內容
為克服現有技術的缺陷，根據本發明的一個形態，提供一種集成電路結構，包括 一基底；一溝道層，位于基底上方，其中溝道層由一第一三五族化合物半導體材料所構成； 一高摻雜半導體層，位于溝道層上方；一柵極介電層，穿過并接觸高摻雜半導體層的一側 壁；以及一柵極電極，位于柵極介電層的一底部。柵極介電層包括一側壁部位于柵極電極的
一側壁上。本發明還提供一種集成電路結構，包括一基底；一下阻擋層，位于該基底上方； 一溝道層，位于該下阻擋層上方，包括由三族及五族元素所構成的一第一化合物半導體材 料；一上阻擋層，位于該溝道層上方，其中該下阻擋層與該上阻擋層的能隙大于該通到層的一能隙；一高摻雜半導體層，位于該上阻擋層上方且與其接觸，其中該高摻雜半導體層所摻 雜的一雜質具有大于lX1018/cm3的濃度；一柵極結構，自該高摻雜半導體層上方延伸至該 高摻雜半導體層內，其中該柵極結構與該上阻擋層接觸；以及一柵極間隙壁，位于該柵極結 構的一側壁上，其中該高摻雜半導體層延伸于該柵極間隙壁的正下方。本發明的優點在于降低源極及漏極的電阻且增加晶體管的導通電流。
圖1示出包括由三族及五族元素所構成III-V族化合物半導體材料的公知晶體管 剖面示意圖；及圖2至圖8示出根據一個實施例的晶體管制造方法剖面示意圖。其中，附圖標記說明如下公知200 基底；202 緩沖層；204 漸變緩沖層；206 下緩沖層；208 溝道層； 210 上緩沖層；212 蝕刻終止層；214 接觸層；D 漏極；G 柵極；S 源極；s 距離。
實施例20 基底；22 緩沖層；24 下阻擋層；26 溝道層；28 上阻擋層；30 高摻 雜層；32 犧牲柵極；36 柵極間隙壁；38 犧牲內層介電層；40 開口 ；42、50 柵極介 電層；44 柵極電極層；52 柵極電極；54 金屬層。
具體實施例方式以下說明本發明實施例的制作與使用。然而，可輕易了解本發明實施例提供許多 合適的發明概念而可實施于廣泛的各種特定背景。所公開的特定實施例僅僅用于說明以特 定方法制作及使用本發明，并非用以局限本發明的范圍。以下說明新的晶體管，包括由三族及五族元素所構成的化合物半導體材料(以下 稱之為III-V族化合物半導體)及說明其制造方法。以下也說明本發明實施例的制造步驟 并敘述不同實施例中的差異。而本發明的不同實施例中，相同的部件以相同的標號表示。請參照圖2，提供一基底20。基底20可為一半導體基底，其由硅、鍺、SiGe、InP及 /或其他半導體材料所構成。在基底20上外延生長多個膜層，其可由化合物半導體所構 成。在一實施例中，這些膜層包括一下阻擋層24、一溝道層26及一上阻擋層28。在一實施 例中，溝道層26具有第一能隙，而下阻擋層24與上阻擋層28具有第二能隙，其大于第一能 隙。因此，這些膜層24、26及28形成一量子阱。在一實施例中，第二能隙大于第一能隙約 0. leV，然而更大或更小的能隙差異也是可行的。可通過比較具有高載子遷移率的可用的半 導體材料的能隙來選擇溝道層26、上阻擋層28及下阻擋層24的適當材料，這些材料包括但 不局限于硅、鍺、GaAs、InP、GaN、InGaAs、InAs、InSb、InAlAs、GaSb、AAlSb、AlAs、A1P、GaP 及其組合。在一實施例中，溝道層26包括Ina7Ga(1.3AS，而下阻擋層24及上阻擋層28包括 In0.52Ga0.48Aso在其他實施例中，溝道層26由InGaAs所構成，而下阻擋層24及上阻擋層28 由GaAs所構成。又一實施例中，溝道層26由InAs所構成，而下阻擋層24及上阻擋層28 由InAlAs所構成。下阻擋層24的厚度在5納米(nm)至10微米(y m)的范圍，溝道層26 的厚度在2納米至50納米的范圍，且上阻擋層28的厚度在5納米至500納米的范圍。然而，可以理解的是以上所列出的尺寸僅為范例說明，而在使用其他不同的制造技術時，是可 以改變的。另外，一額外的緩沖層，例如緩沖層22，可選擇性地形成于基底20上方。緩沖層 22的晶格常數介于基底20的晶格常數與上方膜層(例如下阻擋層24)的晶格常數之間，以 降低下方膜層至上方膜層的晶格常數轉變的不連貫性。圖3示出在上阻擋層28上形成高摻雜層30。高摻雜層30由半導體材料所構成， 且可原位(in-situ)摻雜至高雜質濃度，例如大于IX 1018/cm3，但是也可使用較低的濃度。 高摻雜層30中的雜質濃度也可大于上阻擋層28、溝道層26及下阻擋層24任何一者中的 雜質濃度。高摻雜層30的較佳摻雜方式是以原位摻雜取代注入，使通過摻雜高摻雜層30 步驟所引入的雜質大抵未進入上阻擋層28。摻雜的雜質的元素一部分是取決于高摻雜層 30的半導體材料。在一實施例中，高摻雜層30包括硅、鍺、碳及/或其組合。因此，若晶體 管為NM0S晶體管，可使用一般的n型雜質，例如磷、砷及其組合。相反地，若晶體管為PM0S 晶體管，摻雜雜質可包括硼。在其他實施例中，高摻雜層30包括III-V族半導體材料，例如 GaAs、InGaAs、InAs、InSb、GaSb、GaN、InP及其組合。因此，若晶體管為匪OS晶體管，摻雜雜 質可包括硅。相反地，若晶體管為PM0S晶體管，摻雜雜質可包括鋅(Zn)及/或鈹(Be)。高 摻雜層30的能隙也可小于上阻擋層28的能隙。如此一來，小能隙極高摻雜濃度，使高摻雜 層30具有低電阻率。高摻雜層30的制作方法包括金屬有機化學氣相沉積(metal organic chemical vapor exposition，MOCVD)，然而也可使用一般所使用的沉積方法。接著，可使用后柵極(gate-last)法來形成一柵極結構，如圖4至圖7所示。圖4示 出犧牲柵極(dummy gate) 32、柵極間隙壁36、及犧牲內層介電(inter-layer dielectric, ILD)層38的制作。犧牲柵極32可由多晶硅或其他對于柵極間隙壁36及高摻雜層30具有 高蝕刻選擇比的材料。另外，可選擇性地在犧牲柵極32與高摻雜層30之間形成一犧牲柵 極介電層(未示出)。柵極間隙壁36可由介電材料所構成，例如氧化硅、氮化硅、及其復合 層。犧牲柵極32與柵極間隙壁36的制作過程為公知技術，在此不予以贅述。接著在高于柵極間隙壁36上邊緣處形成犧牲ILD層38。接著進行平坦化，例如進 行化學機械研磨(chemical mechanical polishing，CMP)。平坦化步驟可止于柵極間隙壁 36的上邊緣。如此一來，可露出犧牲柵極32，同時覆蓋高摻雜層30。請參照圖5，通過蝕刻來去除犧牲柵極32以及犧牲柵極介電層(若有的話)，而形 成開口 40且露出下方的高摻雜層30。接著，進行一額外的蝕刻，以去除高摻雜層30的露出 部分，且蝕刻終止于上阻擋層28。蝕刻劑的選擇是能夠讓高摻雜層30與上阻擋層28之間 具有高蝕刻選擇比，而盡可能少蝕刻上阻擋層28。請參照圖6，形成柵極介電層42及柵極電極層44以填入開口 40。柵極介電層42 可由一般所使用的介電材料所構成，例如氧化硅、氮化硅、氮氧化硅、其復合層及其組合。柵 極介電層42也可由高介電常數(k)材料所構成。高介電常數材料的k值大于4.0或甚至大 于7. 0且可包括氧化鋁、氧化鉿、氮氧化鉿、硅酸鉿、硅酸鋯、氧化釔、氧化鈰、氧化鈦、氧化 鉭及其組合。柵極電極層44可由金屬所構成(例如TaN、TiN)、Pd、Pt、Al、Au、Ni、Ti、Er、 W及其組合)、金屬氮化物、金屬硅化物、摻雜的多晶系等等。接著進行CMP以去除開口 40(如圖5所示)外側的柵極介電層42及柵極電極層 44。最終的結構為留下一柵極結構，其包括柵極介電層50及柵極電極52，如圖7所示。接著去除犧牲ILD層38而露出高摻雜層30。需注意的是柵極介電層50具有一底部與上阻擋 層28接觸且具有側壁部位于柵極電極52的側壁上。柵極介電層50的側壁部隔開了柵極 電極52與柵極間隙壁36。接著，請參照圖8，在高摻雜層30上方形成金屬層54，其中金屬層54可包括鎳、 鋁、鈀、金等等。可進行一額外的退火工藝，使金屬層54與下方的半導體層(可為高摻雜層 30或一額外的接觸層(未示出))發生反應，以降低接觸電阻。在本文中，金屬層54與下方 高摻雜層30由于具有相對較低的電阻率而稱其為源極及漏極區。另外，額外的接觸層可選擇性地形成于金屬層54與高摻雜層30之間，且可由半導 體材料所構成，例如硅、鍺、GaAs、InGaAs、InAs、InSb、GaSb、GaN、InP及其組合。上述額外 膜層可依據上層具有高摻雜濃度及/或低能隙，同時下層具有低摻雜濃度及/或高能隙的 趨向來進行配置。因此，上述額外膜層相較于高摻雜層30而言具有高摻雜濃度及/或低能 隙。上述額外膜層所摻雜的雜質的元素取決于本身的材料，且近似于高摻雜層30與其內雜 質之間的關系。在另一實施例中，上述額外膜層與金屬層54可在形成柵極間隙壁36之后 以及去除犧牲柵極32之前形成。因此，不需要去除犧牲ILD層38，而可在犧牲ILD層38上 方形成另一額外的ILD層。上述實施例具有許多的優點。通過先形成高摻雜層，再采用后柵極法形成延伸進 入高摻雜層內的柵極結構，具有低電阻值高摻雜層可靠近柵極結構。再者，高摻雜層直接形 成于上阻擋層上，而沒有額外的具有高電阻值的蝕刻終止層形成于其間。因此，源極/漏極 的電阻值小，且晶體管的導通電流高。雖然本發明已以較佳實施例公開如上，然其并非用以限定本發明，任何本領域普 通技術人員，在不脫離本發明的精神和范圍內，當可作更動與潤飾。再者，本發明的保護 范圍并未局限于說明書內所述特定實施例中的工藝、機器、制造、物質組成、裝置、方法及步 驟，任何本領域普通技術人員可從本發明公開內容中理解現行或未來所發展出的工藝、機 器、制造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或 獲得大體相同結果皆可使用于本發明中。因此，本發明的保護范圍包括上述工藝、機器、制 造、物質組成、裝置、方法及步驟。另外，每一個權利要求構成個別的實施例，且本發明的保 護范圍也包括各個權利要求及實施例的組合。
權利要求
一種集成電路結構，包括一基底；一溝道層，位于該基底上方，其中該溝道層由包括三族及五族元素的一第一三五族化合物半導體材料所構成；一高摻雜半導體層，位于該溝道層上方；一柵極介電層，穿過并接觸該高摻雜半導體層的一側壁；以及一柵極電極，位于該柵極介電層的一底部，其中該柵極介電層包括一側壁部位于該柵極電極的一側壁上。
2.如權利要求1所述的集成電路結構，還包括一柵極間隙壁，包括一底部與該高摻雜 半導體層的一上表面的一第一部接觸，以及一側壁與該柵極介電層的該側壁部接觸。
3.如權利要求2所述的集成電路結構，其中高摻雜半導體層的該上表面包括一第二 部，其未與該柵極間隙壁的該底部接觸，且其中該第一部與該第二部切齊。
4.如權利要求1所述的集成電路結構，其中該柵極介電層的該底部的一下表面大抵切 齊該高摻雜半導體層的一下表面。
5.如權利要求1所述的集成電路結構，其中該高摻雜半導體層包括一半導體材料選自 于由硅、鍺、碳、及其組合所組成的族群，且其中該高摻雜半導體層所摻雜的一雜質選自于 由P型雜質及n型雜質所組成的族群且濃度大于1 X 1018/cm3。
6.如權利要求1所述的集成電路結構，其中該高摻雜半導體層包括一第二三五族化合 物半導體材料，且其中該高摻雜半導體層所摻雜的一雜質選自于由Si、Zn、Be及其組合所 組成的族群且濃度大于lX1018/cm3。
7.如權利要求1所述的集成電路結構，還包括一金屬層，位于該高摻雜半導體層上方。
8.一種集成電路結構，包括 一基底；一下阻擋層，位于該基底上方；一溝道層，位于該下阻擋層上方，包括由三族及五族元素所構成的一第一化合物半導 體材料；一上阻擋層，位于該溝道層上方，其中該下阻擋層與該上阻擋層的能隙大于該通到層 的一能隙；一高摻雜半導體層，位于該上阻擋層上方且與其接觸，其中該高摻雜半導體層所摻雜 的一雜質具有大于1 X 1018/cm3的濃度；一柵極結構，自該高摻雜半導體層上方延伸至該高摻雜半導體層內，其中該柵極結構 與該上阻擋層接觸；以及一柵極間隙壁，位于該柵極結構的一側壁上，其中該高摻雜半導體層延伸于該柵極間 隙壁的正下方。
9.如權利要求8所述的集成電路結構，其中該柵極結構的該側壁包括一部位與該高摻 雜半導體層的一側壁接觸。
10.如權利要求8所述的集成電路結構，其中該柵極結構包括 一柵極介電層，包括一底部及一側壁部；以及一柵極電極，位于該柵極介電層的該底部，其中該柵極介電層的該側壁部通過該柵極間隙壁而與該柵極電極隔開。
11.如權利要求8所述的集成電路結構，其中該柵極結構的一下表面大抵切齊該高摻 雜半導體層的一下表面。
12.如權利要求8所述的集成電路結構，其中該高摻雜半導體層包括一半導體材料選 自于由硅、鍺、碳、及其組合所組成的族群，且其中該雜質選自于由ρ型雜質及η型雜質所組 成的族群。
13.如權利要求8所述的集成電路結構，其中該高摻雜半導體層包括一三五族化合物 半導體材料，且其中該雜質選自于由Si、Zn及Be所組成的族群。
全文摘要
本發明公開一種集成電路結構，包括一基底；一溝道層，位于基底上方，其中溝道層由一第一三五族化合物半導體材料所構成；一高摻雜半導體層，位于溝道層上方；一柵極介電層，穿過并接觸高摻雜半導體層的一側壁；以及一柵極電極，位于柵極介電層的一底部。柵極介電層包括一側壁部位于柵極電極的一側壁上。本發明公開的集成電路結構能夠降低源極和漏極的電阻并且增加晶體管的導通電流。
文檔編號H01L29/78GK101877360SQ20101013180
公開日2010年11月3日 申請日期2010年3月16日 優先權日2009年4月30日
發明者萬幸仁, 柯志欣 申請人:臺灣積體電路制造股份有限公司