專利名稱：電荷俘獲非揮發半導體存儲器及其制造方法
技術領域：
本發明涉及一種非揮半導體發存儲器，尤其涉及一種電荷俘獲非揮發半導體存儲 器及其制備方法。
背景技術：
非揮發半導體存儲器(Non-volatile memory)由于具有低功耗、小體積、高密度、 可重復擦寫等特性，在移動通信、數據終端、多媒體、消費類電子及國防電子裝備等領域具 有廣泛的應用。非揮發半導體存儲器主要包括浮柵(Floating Gate)非揮發半導體存儲器和電荷 俘獲(Charge Trapping)非揮發半導體存儲器。浮柵非揮發半導體存儲器是利用多晶硅形 成浮柵，并且電荷存儲在浮柵中，因此如果所述多晶硅中存在任何缺陷，則電荷保留時間將 顯著降低。相反，電荷俘獲非揮發半導體存儲器是使用氮化物層代替所述多晶硅，電荷存儲 在氮化物層中，因此對缺陷的敏感性相對較低。此外，相較于浮柵非揮發半導體存儲器，電 荷俘獲非揮發半導體存儲器具有更好的可縮微性。另外，電荷俘獲非揮發半導體存儲器還 具有分立的存儲介質、較薄的隧穿氧化層、良好的數據保持特性以及完全與微電子工藝兼 容等優點。因此，目前電荷俘獲非揮發半導體存儲器被認為在30納米以下將逐漸取代浮柵 非揮發半導體存儲器。一般而言，電荷俘獲非揮發半導體存儲器的編程和擦除技術來源于溝道 熱電子發射(Channel Hot-Election Injection)與溝道熱空穴發射(Channel Hot-Holelnjection)。電荷俘獲非揮發半導體存儲器的編程(Program)是通過傳統的溝道 熱電子發射在漏端附近完成的，而擦除(Erase)則是通過溝道熱空穴發射在漏端附近完成 的。目前，電荷俘獲非揮發半導體存儲器的源極和漏極區域的半導體結同為P-N結結構。然而隨著器件的尺寸越來越小，所述電荷俘獲非揮發半導體存儲器的溝道長度也 相應不斷地縮短。為了產生充足的漏端熱電子或者熱空穴注入，源極和漏極區域的半導體 結同為P-N結結構這一特征導致編程及擦除電壓很難被縮小，熱電子注入效率低，編程速 度慢，功耗較大。
發明內容
針對所述電荷俘獲非揮發半導體存儲器存在的問題，有必要提供一種編程電壓 低、編程速度快、功耗較低及可靠性較高的電荷俘獲非揮發半導體存儲器。同時，也有必要提供一種所述非揮發半導體存儲器的制備方法。一種電荷俘獲非揮發半導體存儲器，其包括半導體襯底、源極區域、漏極區域、依 次形成在所述半導體襯底上的隧道絕緣層、電荷俘獲層、阻擋絕緣層和柵電極。所述漏極區 域及源極區域均包括金屬半導體結。優選地，所述源極區域的金屬半導體結的金屬為金屬硅化物，所述金屬硅化物為 硅化鈷、硅化鎳、硅化鈦、硅化鎢、硅化鉬中任意一種。
優選地，所述電荷俘獲非揮發半導體存儲器進一步包括形成在所述柵電極上的第
優選地，所述第一金屬層是金屬鎢層或者硅化鎢層。優選地，所述電荷俘獲非揮發半導體存儲器進一步包括形成在所述第一金屬層上 的硬掩膜層。優選地，所述半導體襯底具有所述漏極區域及源極區域，所述隧道絕緣層形成在 所述半導體襯底上除所述源極區域和所述漏極區域以外的區域，所述電荷俘獲層、阻擋絕 緣層、柵電極、第一金屬層及硬掩膜層依次形成在所述隧道絕緣層上。優選地，所述電荷俘獲非揮發半導體存儲器進一步包括側墻，所述半導體襯底上 對應所述漏極區域和所述源極區域的空間分別形成第一開口及第二開口，所述側墻分別形 成在所述第一、第二開口內，并且分別位于所述隧道絕緣層至硬掩膜層的側邊。一種電荷俘獲非揮發半導體存儲器的制造方法，其包括如下步驟提供半導體襯 底，在所述半導體襯底上依次形成隧道絕緣層、電荷俘獲層、阻擋絕緣層、柵電極、第一金屬 層及硬掩膜層；依次刻蝕所述硬掩膜層、所述第一金屬層、所述柵電極、所述阻擋絕緣層、所 述電荷俘獲層及所述隧道絕緣層，形成對應于漏極區域的第一開口及對應于源極區域的第 二開口，所述第一、第二開口都暴露出所述半導體襯底；沉積介質層并刻蝕所述介質層形成 側墻，所述側墻分別位于所述第一、第二開口內，并且位于所述隧道絕緣層至硬掩膜層的兩 側；及形成第二金屬層，所述第二金屬層與所述半導體襯底反應，使所述漏極區域及所述源 極區域形成相應的金屬半導體結。優選地，所述第二金屬層是鈦層、鈷層、鎳層、鉬層中任意一種或者其混合物。優選地，所述介質層的厚度小于所述第一開口和第二開口的寬度一半中較小的一 個。優選地，所述介質層為二氧化硅層、氮化硅層或兩者的混合層。優選地，利用退火工藝使所述第二金屬層與所述第一開口及第二開口內的半導體 襯底發生反應而形成金屬硅化物，所述金屬硅化物與所述漏極區域及所述源極區域所對應 的半導體襯底接觸形成金屬半導體結。優選地，所述制造方法進一步包括去除未與所述半導體襯底反應的第二金屬層。本發明制造方法制造的電荷俘獲非揮發半導體存儲器的漏極區域和源極區域的 半導體結均為肖特基結。金屬鈦、鈷、鎳、鉬中任意一種或者其混合物與半導體襯底形成金 屬硅化物。所述金屬硅化物部分與所述半導體襯底接觸形成肖特基結。所述肖特基結需要 比較低的電子勢壘高度，才能更有效的完成源極區域熱電子注入編程模式。在使用所述電 荷俘獲非揮發半導體存儲器時，只需在較低的柵極電壓和較低的漏極電壓下就可以在源極 區域產生特定熱電子，熱電子注入效率高、編程電壓低、編程速度快且功耗低。
圖1是本發明電荷俘獲非揮發半導體存儲器的截面示意圖。圖2是圖1所示電荷俘獲非揮發半導體存儲器一較佳實施方式的制備方法流程 圖。圖3至圖9是圖1所示電荷俘獲非揮發半導體存儲器的制造方法的各主要步驟的截面示意圖。
具體實施例方式請參閱圖1，圖1是本發明電荷俘獲非揮發半導體存儲器的截面示意圖。所述電 荷俘獲非揮發半導體存儲器10包括半導體襯底11、隧道絕緣層12、電荷俘獲層13、阻擋絕 緣層14、柵電極15、第一金屬層16、硬掩膜層17及側墻18。所述半導體襯底11表面具有 漏極區域110及源極區域111。所述隧道絕緣層12、電荷俘獲層13、阻擋絕緣層14、柵電極 15、第一金屬層16及硬掩膜層17依次形成在所述半導體襯底11上除所述漏極區域110和 所述源極區域111以外的區域。所述半導體襯底11上對應所述漏極區域110和所述源極區域111的空間分別形 成第一開口 112及第二開口 113。所述側墻18形成在所述第一、第二開口 112、113內，并 且分別位于所述隧道絕緣層12至所述硬掩膜層17的側邊。所述漏極區域110包括一接觸 孔(圖未示)，其內填充有金屬并和位線(Bitline，圖未示)連接。所述柵電極15和所述 第一金屬層16 —起形成字線(Wordline，圖未示)。請參閱圖2至圖9，圖2是所述電荷俘獲非揮發半導體存儲器10的制造方法一較 佳實施方式的流程圖。圖3至圖9是圖1所示電荷俘獲非揮發半導體存儲器10的制造方 法的各主要步驟的截面示意圖。所述電荷俘獲非揮發半導體存儲器10的制造方法包括如 下步驟步驟S1，請參閱圖3，提供半導體襯底11，在所述半導體襯底11上依序形成隧道絕 緣層12、電荷俘獲層13、阻擋絕緣層14及柵電極15。所述多層結構從所述半導體襯底11 至所述柵電極15的結構為一多晶硅-氧化物-氮化物-氧化物-多晶硅半導體(Silicon -Oxide-Nitride-Oxide-Silicon, S0N0S)結構(未標示)。所述半導體襯底11可以是P型 半導體襯底。所述隧道絕緣層12和阻擋絕緣層14可以采用二氧化硅(Si02)形成。所述 電荷俘獲層13可以采用氮化硅(Si3N4)形成，用來俘獲電荷。所述柵電極15可以為一多 晶娃層。所述隧道絕緣層12可以通過濕氧化法或自由基氧化法形成。所述電荷俘獲層13 和阻擋絕緣層14可以通過原子層沉積法(ALD)、等離子增強ALD法(PE-ALD)或化學氣相沉 積法(CVD)然后實施快速熱退火(RTA)而形成。步驟S2，請參閱圖4，在所述柵電極15的表面上依次形成第一金屬層16和硬掩膜 層17。所述第一金屬層16可以是金屬鎢層或者金屬硅化鎢層。所述硬掩膜層17可以為二 氧化硅層或氧化硅層。步驟S3，對所述硬掩膜層17進行光刻，之后對所述硬掩膜層17至所述隧道絕緣 層12的層疊各層進行刻蝕直至所述半導體襯底11暴露出來為止，從而形成圖5所示的第 一開口 112和第二開口 113。第一開口 112的寬度與第二開口 113的寬度一致。步驟S4，請參閱圖6，在所述掩膜層17及暴露的半導體襯底11表面沉積介質層 19，所述介質層19為二氧化硅層、氮化硅層或兩者的混合層。所述介質層19的厚度小于所 述第一開口 112寬度的一半。步驟S5，利用各向異性干法刻蝕掉所述硬掩膜層17表面的介質層19及所述半導 體襯底11表面的介質層19，保留所述第一、第二開口 112、113的內側壁的介質層19，從而形成圖7所示的側墻18。步驟S6，請參閱圖8，在圖7所示的半導體襯底11及所述掩膜層17上沉積第二金 屬層22，并利用退火工藝，使所述第二金屬層22與所述第一、第二開口 112、113內的半導體 襯底11發生反應而形成金屬硅化物。所述第二金屬層22可為鈦層、鈷層、鎳層、鉬層或者 其混合層。金屬硅化物與第一開口 112對應的漏極區域110及第二開口 113對應的源極區 域111的半導體襯底11接觸分別形成圖9所示的金屬半導體結(肖特基結)，其為所述金 屬硅化物與所述半導體襯底接觸形成。步驟S7,請再次參閱圖9，利用濕法刻蝕，除去未反應的第二金屬層22，并沉積絕 緣介質層(圖未示)，在所述第一開口 112區域形成接觸孔(圖未示)，在所述接觸孔內填 充金屬(圖未示)，并和后續形成的位線(Bitline)相連接。最后，所述柵電極15和所述 第一金屬層16共同形成字線(圖未示)，便形成了所述電荷俘獲非揮發半導體存儲器10。 另外，由于所述第一金屬層16電阻率比所述柵電極15低，所以所述字線主要由所述柵電極 15形成。本發明制備方法制造的電荷俘獲非揮發半導體存儲器10的漏極區域110和源極 區域111的半導體結均為肖特基結。所述肖特基結構由金屬鈦、鈷、鎳、鉬中任意一種或者 其混合物與半導體襯底11反應形成。所述肖特基結需要比較低的電子勢壘高度，才能更有 效的完成源極區域111熱電子注入編程模式。在使用所述電荷俘獲非揮發半導體存儲器10 時，只需在較低的柵極電壓和較低的漏極電壓下就可以在源極區域111產生特定熱電子， 熱電子注入效率高、編程電壓低、編程速度快且功耗低。在本實施方式中，所述第一開口 112對應的半導體襯底11區域是所述漏極區域 110，所述第二開口 113所述對應的半導體襯底11區域是所述源極區域111。可以理解的 是，所述漏極區域110和所述源極區域111的位置可以互換。另外，在本實施方式中所述第一開口 112的寬度和所述第二開口 113的寬度一致， 可以理解的是，所述第一開口 112和所述第二開口 113的寬度可以相異，只要保證所述第二 介質層19的厚度小于所述第一開口 112、第二開口 113的開口寬度一半中較小的一個。以上僅為本發明的優選實施案例而已，并不用于限制本發明，對于本領域的技術 人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修 改、等同替換、改進等，均應包含在本發明的保護范圍之內。
權利要求
一種電荷俘獲非揮發半導體存儲器，其包括半導體襯底、源極區域、漏極區域、依次形成在所述半導體襯底上的隧道絕緣層、電荷俘獲層、阻擋絕緣層和柵電極，其特征在于所述漏極區域及源極區域均包括金屬半導體結。
2.根據權利要求1所述的電荷俘獲非揮發半導體存儲器，其特征在于所述源極區域 的金屬半導體結的金屬為金屬硅化物，所述金屬硅化物為硅化鈷、硅化鎳、硅化鈦、硅化鎢、 硅化鉬中任意一種。
3.根據權利要求1所述的電荷俘獲非揮發半導體存儲器，其特征在于所述電荷俘獲 非揮發半導體存儲器進一步包括形成在所述柵電極上的第一金屬層。
4.根據權利要求3所述的電荷俘獲非揮發半導體存儲器，其特征在于所述第一金屬 層是金屬鎢層或者硅化鎢層。
5.根據權利要求4所述的電荷俘獲非揮發半導體存儲器，其特征在于所述電荷俘獲 非揮發半導體存儲器進一步包括形成在所述第一金屬層上的硬掩膜層。
6.根據權利要求5所述的電荷俘獲非揮發半導體存儲器，其特征在于所述半導體襯 底具有所述漏極區域及源極區域，所述隧道絕緣層形成在所述半導體襯底上除所述源極區 域和所述漏極區域以外的區域，所述電荷俘獲層、阻擋絕緣層、柵電極、第一金屬層及硬掩 膜層依次形成在所述隧道絕緣層上。
7.根據權利要求6所述的電荷俘獲非揮發半導體存儲器，其特征在于所述電荷俘獲 非揮發半導體存儲器進一步包括側墻，所述半導體襯底上對應所述漏極區域和所述源極區 域的空間分別形成第一開口及第二開口，所述側墻分別形成在所述第一、第二開口內，并且 分別位于所述隧道絕緣層至硬掩膜層的側邊。
8.一種電荷俘獲非揮發半導體存儲器的制造方法，其包括如下步驟提供半導體襯底，在所述半導體襯底上依次形成隧道絕緣層、電荷俘獲層、阻擋絕緣 層、柵電極、第一金屬層及硬掩膜層；依次刻蝕所述硬掩膜層、所述第一金屬層、所述柵電極、所述阻擋絕緣層、所述電荷俘 獲層及所述隧道絕緣層，形成對應于漏極區域的第一開口及對應于源極區域的第二開口， 所述第一、第二開口都暴露出所述半導體襯底；沉積介質層并刻蝕所述介質層形成側墻，所述側墻分別位于所述第一、第二開口內，并 且位于所述隧道絕緣層至硬掩膜層的兩側；及形成第二金屬層，所述第二金屬層與所述半導體襯底反應，使所述漏極區域及所述源 極區域均形成相應的金屬半導體結。
9.根據權利要求7所述電荷俘獲非揮發半導體存儲器的制造方法，其特征在于所述 第二金屬層是鈦層、鈷層、鎳層、鉬層中任意一種或者其混合物。
10.根據權利要求7所述電荷俘獲非揮發半導體存儲器的制造方法，其特征在于所述 介質層的厚度小于所述第一開口和第二開口的寬度一半中較小的一個。
11.根據權利要求7所述電荷俘獲非揮發半導體存儲器的制造方法，其特征在于所述 介質層為二氧化硅層、氮化硅層或兩者的混合層。
12.根據權利要求7所述電荷俘獲非揮發半導體存儲器的制造方法，其特征在于利用 退火工藝使所述第二金屬層與所述第一開口及第二開口內的半導體襯底發生反應而形成 金屬硅化物，所述金屬硅化物與所述漏極區域及所述源極區域的所對應的半導體襯底接觸形成金屬半導體結。
13.根據權利要求13所述電荷俘獲非揮發半導體存儲器的制造方法，其特征在于所 述制造方法進一步包括去除未與所述半導體襯底反應的第二金屬層。
全文摘要
本發明提供一種電荷俘獲非揮發半導體存儲器及其制造方法。所述電荷俘獲非揮發半導體存儲器包括半導體襯底、源極區域、漏極區域、依次形成在所述半導體襯底上的隧道絕緣層、電荷俘獲層、阻擋絕緣層和柵電極。所述漏極區域及源極區域均包括金屬半導體結。本發明電荷俘獲非揮發半導體存儲器的編程電壓低、編程速度快、功耗較低、可靠性較高。
文檔編號H01L21/8247GK101807578SQ20101012566
公開日2010年8月18日 申請日期2010年3月16日 優先權日2010年3月16日
發明者吳東平, 張世理 申請人:復旦大學