位元線結構、半導體元件及其形成方法

專利名稱：位元線結構、半導體元件及其形成方法
技術領域：
本發明涉及一種半導體元件及其形成方法，特別是涉及一種非揮發性記憶體及其形成方法。
背景技術：
非揮發性記憶體由于具有可多次進行資料的存入、讀取、抹除等動作，且存入的資料在斷電后也不會消失的優點，因此，非揮發性記憶體被廣泛使用于個人電腦和電子設備寸寸。隨著非揮發性記憶體的集積度的日益提升，其尺寸例如位元線的寬度也必須隨之縮小。然而，位元線的寬度變窄會造成其阻值的上升，使得記憶胞的電流變小而導致過高的位元線負載(bit line loading)。倘若利用增加位元線的接面深度(junction cbpth)，以解決位元線阻值提高的問題，不但會衍生短通道效應(short channel effect)，還會產生接面漏電(junction leakage)等問題。倘若是利用高濃度的摻雜來制作淺接面的位元線，以避免因接面過深而引起的短通道效應以及擊穿漏電等問題，則又會因固態溶解度的限制，而無法克服位元線負載過高的問題。由此可見，上述現有的位元線結構、半導體元件及其形成方法在產品結構、制造方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發展完成， 而一般產品及方法又沒有適切的結構及方法能夠解決上述問題，此顯然是相關業者急欲解決的問題。因此如何能創設一種新的位元線結構、半導體元件及其形成方法，實屬當前重要研發課題之一，亦成為當前業界極需改進的目標。

發明內容
本發明的目的在于，克服現有的半導體元件存在的缺陷，而提供一種新的半導體元件，所要解決的技術問題是使其利用導體層做為位元線，能夠降低位元線阻值，避免過高的位元線負載，非常適于實用。本發明另一目的在于，克服現有的半導體元件的形成方法存在的缺陷，而提供一種新的半導體元件的形成方法，所要解決的技術問題是使其制造工藝簡單、容易，且形成的半導體元件具有較低的位元線阻值，從而更加適于實用。本發明的再一目的在于，克服現有的位元線結構存在的缺陷，而提供一種新的位元線結構，所要解決的技術問題是使其可以避免產生短通道效應及擊穿漏電流等問題，從而更加適于實用。本發明的目的及解決其技術問題是采用以下技術方案來實現的。依據本發明提出的一種半導體元件，包括基底、多個堆疊柵極結構、多個摻雜區、多個襯層、多個導體層、多個介電層及多條字元線。基底具有多個溝渠。堆疊柵極結構配置在溝渠之間的基底上。摻雜區配置于溝渠的側壁或底部的基底中。襯層配置在堆疊柵極結構的至少部分側壁及溝渠的側壁上。導體層配置在溝渠中，且電性連接摻雜區。介電層配置于導體層上及堆疊柵極結構之間。字元線配置于基底上，且電性連接堆疊柵極結構。本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。前述的半導體元件，其中所述的導體層的上表面不高于基底的上表面。前述的半導體元件，更包括配置在基底中的井區，使溝渠形成在井區中。前述的半導體元件，其中所述的襯層的材料包括介電材料。本發明的目的及解決其技術問題還采用以下技術方案來實現。依據本發明提出的一種半導體元件的形成方法。首先，在基底上形成多個堆疊柵極結構。然后，在堆疊柵極結構之間的基底中形成多個溝渠。接著，在鄰接各溝渠的側壁或底部的基底中形成一摻雜區。 之后，在各堆疊柵極結構及各溝渠的側壁上形成一襯層。繼而，在各溝渠中形成一導體層， 且導體層電性連接摻雜區。然后，在各導體層上及堆疊柵極結構之間形成一介電層。接著， 在基底上形成多條字元線，且字元線電性連接堆疊柵極結構。本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。前述的半導體元件的形成方法，更包括在形成堆疊柵極結構與溝渠之前，在各掩膜圖案的側壁形成間隙壁。前述的半導體元件的形成方法，其中形成摻雜區的方法包括進行至少一個傾斜式離子植入制程。傾斜式離子植入制程的角度為5-20度。前述的半導體元件的形成方法，其中形成襯層的方法包括以下步驟。首先，在基底上順應性地形成襯材料層，以覆蓋堆疊柵極結構的側壁與頂部以及溝渠的側壁與底部。然后，移除覆蓋堆疊柵極結構的頂部及溝渠的底部的部分襯材料層。本發明的目的及解決其技術問題另外再采用以下技術方案來實現。依據本發明提出的一種位元線結構，包括基底、摻雜區及導體層。基底具有至少一溝渠。摻雜區配置于溝渠的側壁或底部的基底中。導體層配置在溝渠中，且電性連接摻雜區。本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。前述的位元線結構，其中所述的導體層的材料包括未摻雜或摻雜多晶硅、未摻雜或摻雜的選擇性磊晶硅、金屬、金屬硅化物或其組合。前述的位元線結構，其中所述的導體層的上表面不高于基底的上表面。前述的位元線結構，更包括配置在溝渠的側壁上的襯層。襯層的材料包括介電材料。本發明與現有技術相比具有明顯的優點和有益效果。借由上述技術方案，本發明位元線結構、半導體元件及其形成方法至少具有下列優點及有益效果本發明的半導體元件利用導體層做為位元線，可以降低位元線阻值，避免過高的位元線負載。因此，可以降低讀取電流負載、降低臨界電壓的變異及增加程式化的速度。另外，本發明的半導體元件的形成方法簡單、容易，可以利用現有的機臺完成本發明的半導體元件的制作，大幅提升競爭力。此外，本發明的位元線可以避免產生短通道效應及擊穿漏電流等問題。綜上所述，本發明是有關于一種位元線結構、半導體元件及其形成方法。該半導體元件，包括基底、多個堆疊柵極結構、多個摻雜區、多個襯層、多個導體層、多個介電層及多條字元線。基底具有多個溝渠。堆疊柵極結構配置在溝渠之間的基底上。摻雜區配置于溝渠的側壁及底部的基底中。襯層配置在堆疊柵極結構的至少部分側壁及溝渠的側壁上。導體層配置在溝渠中，且電性連接摻雜區。介電層配置于導體層上及堆疊柵極結構之間。字元線配置于基底上，且電性連接堆疊柵極結構。同時本發明還提供了一種半導體元件的形成方法及位元線結構。本發明在技術上有顯著的進步，并具有明顯的積極效果，誠為一新穎、 進步、實用的新設計。上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段， 而可依照說明書的內容予以實施，并且為了讓本發明的上述和其他目的、特征和優點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。


圖1是根據本發明一實施例所繪示的半導體元件的剖面示意圖。圖2A至圖2F是根據本發明一實施例所繪示的半導體元件的形成方法的剖面示意圖。100 半導體元件103 井區104a:電荷儲存結構106a 柵極108 掩膜圖案112 溝渠116 襯層120 介電層122 字元線
具體實施例方式為更進一步闡述本發明為達成預定發明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據本發明提出的位元線結構、半導體元件及其形成方法其具體實施方式
、結構、方法、步驟、特征及其功效，詳細說明如后。有關本發明的前述及其他技術內容、特點及功效，在以下配合參考圖式的較佳實施例的詳細說明中將可清楚呈現。通過具體實施方式
的說明，當可對本發明為達成預定目的所采取的技術手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考與說明之用，并非用來對本發明加以限制。圖1是根據本發明一實施例所繪示的半導體元件的剖面示意圖。請參閱圖1所示，本發明的半導體元件100包括基底102、井區103、多個堆疊柵極結構107、多個摻雜區114、多個襯層116、多個導體層118、多個介電層120及多條字元線 122。基底102例如是硅基底。基底102具有多個溝渠112。井區103配置在基底102 中。溝渠112配置在井區103中。摻雜區114配置在各溝渠112的側壁或底部的基底102 中，做為源極區與漏極區。在一實施例中，摻雜區114也可以同時配置在各溝渠112的側壁及底部的基底102中，如圖1所示。在一實施例中，井區103為P型；摻雜區114為N型。
102 基底104 電荷儲存結構材料層106 柵極材料層107 堆疊柵極結構110 間隙壁114 摻雜區118 導體層121 介電材料層在另一實施例中，井區103為N型；摻雜區114為P型。堆疊柵極結構107配置在溝渠112之間的基底102上，其中各堆疊柵極結構107 包括依序配置在基底102上的電荷儲存結構10 及柵極106a。電荷儲存結構10 例如是氧化硅-氮化硅-氧化硅復合層(ONO)及柵極106a例如是摻雜多晶硅層。導體層118配置在溝渠112中，電性連接溝渠112底部的部分摻雜區114，做為位元線。導體層118的阻值低于摻雜區114。導體層118的材料包括未摻雜或摻雜多晶硅、未摻雜或摻雜的選擇性磊晶硅、金屬、金屬硅化物或其組合。當導體層118的材料為摻雜多晶硅或摻雜的選擇性磊晶硅時，其摻雜濃度高于摻雜區114。字元線122配置于基底102上，且電性連接柵極106a。字元線122的材料例如是摻雜多晶硅或是由摻雜多晶硅與金屬硅化物所構成。為確保導體層118不會與柵極106a電性連接，在一實施例中，導體層118的上表面不高于基底102的上表面。也就是說，導體層118的上表面可以實質上等于或低于基底 102的上表面。在另一實施例中，在堆疊柵極結構107的至少部分的側壁及溝渠112的側壁上可以配置襯層116。襯層116的材料可以是介電材料如氧化硅，其厚度例如是介于約 50-400埃。當然，再又一實施例中，也可以將所形成的導體層118控制在其表面低于基底 102的表面且在堆疊柵極結構107的部分側壁及溝渠112的側壁上配置襯層116，如圖1所
7J\ ο介電層120配置于相鄰的堆疊柵極結構107之間，在導體層118的上方且在字元線122的下方。在一實施例中，介電層120和襯層116的材料相同，且介電層120和襯層 116的表面高度相同。介電層120和襯層116的材料例如是氧化硅。在另一實施例中，介電層120和襯層116的材料相異。在此實施例中，如圖1所示，介電層120和襯層116的表面例如是高于電荷儲存結構10 ，但低于柵極106a的表面，但本發明并不以此為限。在另一實施例中(未繪示)，介電層120和襯層116的表面也可以等于或高于柵極106a的表面。特別要注意的是，本發明的位元線結構除了可以應用在本發明的半導體元件100 外，也可以應用在其他合適的半導體元件。本發明的位元線結構包括基底102、摻雜區114 及導體層118。基底102具有至少一溝渠112。摻雜區114配置于溝渠112的側壁或底部的基底102中。導體層118配置在溝渠112中，且電性連接摻雜區114。在本發明的半導體元件100中，以導體層118做為埋入式字元線，由于導體層118 的阻值較低，所以能夠有效地降低位元線阻值，避免過高的位元線負載。較低的位元線阻值可以降低讀取電流負載，以降低臨界電壓(threshold voltage ；Vt)的變異并且可增加程式化的速度。此外，位于導體層118下方的部分摻雜區114可以有效地抑制擊穿效應。另外，在本發明的半導體元件100中，在作為位元線的導體層118與電荷儲存結構 10 之間配置氧化硅襯層116，可以有效地電性隔絕導體層118及電荷儲存結構104a，以避免漏電流的發生。圖2A至2F是根據本發明一實施例所繪示的半導體元件的形成方法的剖面示意圖。首先，請參閱圖2A所示，在基底102上依序形成電荷儲存結構材料層104、柵極材料層106及多個掩膜圖案108。基底102例如是硅基底。柵極材料層106的材料例如是摻雜多晶硅，厚度例如是約500-2000埃。電荷儲存結構材料層104例如是氧化硅-氮化硅-氧化硅(ONO)復合層。形成電荷儲存結構材料層104及柵極材料層106的方法例如是進行化學氣相沉積(CVD)工藝。在一實施例中，在形成電荷儲存結構材料層104的步驟之前，也可以選擇性地在基底102中形成井區103。形成井區103的方法例如是進行離子植入工藝。掩膜圖案108的材料包括氧化硅、氮化硅或氮氧化硅。形成掩膜圖案108的方法包括以下步驟。首先，在柵極材料層106上依序形成掩膜材料層(未繪示)、底層抗反射涂布層(bottom anti-reflection coating layer ；BARC layer)(未繪示)及圖案化光阻層 (未繪示)。掩膜材料層例如是厚度約1000-2000埃的氮化硅層，且其形成方法例如是進行化學氣相沉積工藝。然后，以圖案化光阻層為掩膜，將底層抗反射涂布層及掩膜材料層依序圖案化。接著，移除圖案化光阻層及底層抗反射涂布層。之后，請參閱圖2B所示，在各掩膜圖案108的側壁上形成間隙壁110。形成間隙壁110的目的是為了縮小掩膜圖案108之間的間隙。間隙壁110的材料包括氧化硅、氮化硅或氮氧化硅。間隙壁110和掩膜圖案108的材料可以相同或不同。形成間隙壁110的方法包括在柵極材料層106上順應性地形成間隙壁材料層(未繪示)以覆蓋掩膜圖案108，然后對間隙壁材料層進行非等向性蝕刻工藝。繼而，請參閱圖2C所示，以掩膜圖案108及間隙壁110為掩膜，進行蝕刻工藝，依序移除部分柵極材料層106、部分電荷儲存結構材料層104及部分基底102，以在基底102 上形成多個堆疊柵極結構107并且在堆疊柵極結構107之間的基底102中形成多個溝渠 112。各堆疊柵極結構107包括依序配置在基底102上的電荷儲存結構10 及柵極106a。 溝渠112的深度D例如是約100-500埃。溝渠112的側壁與底部的夾角θ例如是90-160 度。然后，請參閱圖2D所示，在鄰接各溝渠112的側壁及底部的基底102中形成摻雜區114。形成摻雜區114的方法包括進行至少二次傾斜式(tilt)離子植入工藝及一次垂直式(vertical)離子植入工藝。傾斜式離子植入工藝的角度α例如是約5_20度，以形成鄰接各溝渠112的側壁的部分摻雜區114。垂直式離子植入工藝的角度例如是0度，以形成鄰接各溝渠112的底部的部分摻雜區114。在此實施例中，是以進行三次的離子植入以形成鄰接各溝渠112的側壁及底部的摻雜區114為例來說明，但本發明并不以此為限。本領域具有通常知識的技術人員應了解，也可以依工藝需要，調整離子植入的次數、深度或劑量。在一實施例中，也可以在鄰接各溝渠112的側壁或底部的基底102中形成摻雜區114， 換言之，形成摻雜區114的方法僅包括進行至少一傾斜式離子植入工藝或一次垂直式離子植入工藝。接著，請參閱圖2Ε所示，在堆疊柵極結構107及溝渠112的側壁上形成襯層116。 襯層116的材料與間隙壁110的材料不同，例如是氧化硅。形成襯層116的方法例如是在基底102上順應性地形成襯材料層(未繪示)，以覆蓋堆疊柵極結構107的側壁與頂部以及溝渠112的側壁與底部。襯材料層的材料可以是介電材料。襯材料層例如是厚度約50-400 埃的氧化硅層。襯材料層的形成方法例如是進行化學氣相沉積工藝，然后，對襯材料層進行回蝕刻，移除覆蓋堆疊柵極結構107的頂部及溝渠112的底部的部分襯材料層。之后，在溝渠112中形成導體層118。導體層118的材料包括未摻雜或摻雜多晶硅、未摻雜或摻雜的選擇性磊晶硅、金屬、金屬硅化物或其組合。在一實施例中，導體層118的材料例如是摻雜的選擇性磊晶硅，且形成導體層118的方法例如是進行選擇性磊晶成長 (selective epitaxialgrowth ；SEG)工藝或化學氣相沉積工藝，以從溝渠112的底部由下往上成長或沉積導體層118到所需的高度。或者，在另一實施例中，導體層118的材料例如是未摻雜或摻雜多晶硅，且形成導體層118的方法包括在基底102上形成導體材料層(未繪示)，以覆蓋堆疊柵極結構107。然后，對導體材料層進行回蝕刻，再移除部分導體材料層。當然，在可以適當控制而不會造成前后段工藝污染的情況下，導體層118的材料也可以是金屬(如鋁、銅或鎢)或金屬硅化物。在此實施例中，是以導體層118具有單一材料為例來說明，但本發明并不以此為限。本領域具有通常知識的技術人員應了解，依工藝需要，也可以將導體層118設計為多層結構，如下層是多晶硅層，而上層是金屬硅化物層。在一實施例中，導體層118的上表面不高于基底102的上表面。也就是說，導體層 118的上表面可以實質上等于或低于基底102的上表面，較佳為導體層118的上表面低于基底102的上表面。之后，請參閱圖2F所示，在導體層118上及堆疊柵極結構107之間形成介電層 120。在一實施例中，介電層120和襯層116的材料相同，例如均為氧化硅。形成介電層120 的方法包括在基底102上形成介電材料層121(如圖2E所示)，以覆蓋導體層118、襯層116 及堆疊柵極結構107。然后，對介電材料層121進行回蝕刻法，以移除部分介電材料層121。 由于介電層120和襯層116的材料相同，例如均為氧化硅，因此在移除部分介電材料層121 的步驟中，也會同時移除部分襯層116。所以，最終形成的介電層120和襯層116的表面高度相同。當然，介電層120和襯層116的材料也可以不相同。在此實施例中，如圖2F所示，介電層120和襯層116的表面例如是高于電荷儲存結構10 ，但低于柵極106a的表面，但本發明并不以此為限。在另一實施例中(未繪示)， 介電層120和襯層116的表面也可以等于或高于柵極106a的表面。繼而，移除該掩膜圖案108及間隙壁110。然后，在基底102上形成字元線122，電性連接柵極106a，覆蓋堆疊柵極結構107、襯層116及介電層120，完成本發明的半導體元件 100的制作。綜上所述，本發明的半導體元件利用導體層做為位元線，可以降低位元線阻值，避免過高的位元線負載。此外，位于導體層下方的部分摻雜區的濃度適中，可以有效地抑制擊
穿效應。另外，本發明的半導體元件的形成方法簡單、容易，且其制作的半導體元件由于具有較低的位元線阻值，因此可以降低讀取電流負載、降低臨界電壓的變異及增加程式化的速度。此外，本發明的位元線結構可以避免產生短通道效應及擊穿漏電流等問題。以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而并非用以限定本發明，任何熟悉本專業的技術人員，在不脫離本發明技術方案范圍內，當可利用上述揭示的方法及技術內容作出些許的更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發明技術方案的范圍內。
權利要求
1.一種半導體元件，其特征在于其包括 一基底，該基底具有多個溝渠；多個堆疊柵極結構，配置在該些溝渠之間的該基底上；多個摻雜區，配置于該些溝渠的側壁或底部的該基底中；多個襯層，配置在該些堆疊柵極結構的至少部分側壁及該些溝渠的側壁上；多個導體層，配置在該些溝渠中，且電性連接該些摻雜區；多個介電層，配置于該些導體層上及該些堆疊柵極結構之間；以及多條字元線，配置于該基底上，且電性連接該些堆疊柵極結構。
2.根據權利要求1所述的半導體元件，其特征在于其中該些導體層的上表面不高于該基底的上表面。
3.根據權利要求1所述的半導體元件，其特征在于更包括配置在該基底中的一井區， 使該些溝渠形成在該井區中。
4.根據權利要求1所述的半導體元件，其特征在于其中該些襯層的材料包括介電材料。
5.一種半導體元件的形成方法，其特征在于其包括以下步驟 在一基底上形成多個堆疊柵極結構；在該些堆疊柵極結構之間的該基底中形成多個溝渠； 在鄰接各該溝渠的側壁或底部的該基底中形成一摻雜區； 在各該堆疊柵極結構及各該溝渠的側壁上形成一襯層； 在各該溝渠中形成一導體層，且該些導體層電性連接該些摻雜區； 在各該導體層上及該些堆疊柵極結構之間形成一介電層；以及在該基底上形成多條字元線，且該些字元線電性連接該些堆疊柵極結構。
6.根據權利要求5所述的半導體元件的形成方法，其特征在于更包括在形成該些堆疊柵極結構與該些溝渠之前，在各掩膜圖案的側壁形成一間隙壁。
7.根據權利要求5所述的半導體元件的形成方法，其特征在于其中形成該些摻雜區的方法包括進行至少一傾斜式離子植入工藝。
8.根據權利要求7所述的半導體元件的形成方法，其特征在于其中所述的傾斜式離子植入工藝的角度為5-20度。
9.根據權利要求5所述的半導體元件的形成方法，其特征在于其中形成該些襯層的方法包括在該基底上順應性地形成一襯材料層，以覆蓋該些堆疊柵極結構的側壁與頂部以及該些溝渠的側壁與底部；以及移除覆蓋該些堆疊柵極結構的頂部及該些溝渠的底部的部分該襯材料層。
10.一種位元線結構，其特征在于其包括 一基底，該基底具有至少一溝渠；一摻雜區，配置于該溝渠的側壁或底部的該基底中；以及一導體層，配置在該溝渠中，且電性連接該摻雜區。
11.根據權利要求10所述的位元線結構，其特征在于其中所述的導體層的材料包括未摻雜或摻雜多晶硅、未摻雜或摻雜的選擇性磊晶硅、金屬、金屬硅化物或該些的組合。
12.根據權利要求10所述的位元線結構，其特征在于其中所述的導體層的上表面不高于該基底的上表面。
13.根據權利要求10所述的位元線結構，其特征在于更包括配置在該溝渠的側壁上的一襯層。
14.根據權利要求13所述的位元線結構，其特征在于其中所述的襯層的材料包括介電材料。
全文摘要
本發明是有關于一種位元線結構、半導體元件及其形成方法。該半導體元件，包括基底、多個堆疊柵極結構、多個摻雜區、多個襯層、多個導體層、多個介電層及多條字元線。基底具有多個溝渠。堆疊柵極結構配置在溝渠之間的基底上。摻雜區配置于溝渠的側壁及底部的基底中。襯層配置在堆疊柵極結構的至少部分側壁及溝渠的側壁上。導體層配置在溝渠中，且電性連接摻雜區。介電層配置于導體層上及堆疊柵極結構之間。字元線配置于基底上，且電性連接堆疊柵極結構。同時本發明還提供了一種半導體元件的形成方法及位元線結構。
文檔編號H01L21/8247GK102194822SQ20101011736
公開日2011年9月21日 申請日期2010年3月1日 優先權日2010年3月1日
發明者劉建宏, 李冠德, 陳盈佐, 黃守偉 申請人:旺宏電子股份有限公司