使用預著陸塞制造掩埋柵極的方法

專利名稱：使用預著陸塞制造掩埋柵極的方法
技術領域：
本發明涉及一種制造半導體器件的方法，并且更特別地，涉及一種制造掩埋柵極 的方法。
背景技術：
在60nm DRAM工藝中，形成掩埋柵極以增加單元內晶體管的集成、簡化工藝以及增 強諸如漏電流的器件特性。一種制造掩埋柵極的方法通過形成溝槽并在該溝槽中掩埋柵極來實施。因此，該 方法可將位線與柵極之間的干擾最小化、減少膜堆疊體數目以及減少全部單元的總電容 量，由此改善刷新特性。圖IA至IE為說明根據現有技術制造具有掩埋柵極的半導體器件的方法的橫截面 圖。參照圖1A，在其中限定單元區域和周邊區域的襯底11上形成器件隔離層12。之后，使用硬掩模層13蝕刻對應于單元區域的襯底11以形成溝槽14，并接著在溝 槽14中形成第一柵極絕緣層15。之后，在第一柵極絕緣層15上形成部分填充溝槽14的掩 埋柵極16。參照圖1B，移除硬掩模層13，接著形成密封掩埋柵極16的頂部表面的密封層17。之后，實施周邊打開工藝，以打開周邊區域使得密封層17僅保留在單元區域上。之后，對周邊區域實施柵極氧化工藝，以形成第二柵極絕緣層18。參照圖1C，在第二柵極絕緣層18上形成柵極導電層19，并接著實施形成位線接觸 孔20的工藝以用于在單元區域處的的位線接觸。結果，該密封層17 (參照圖1B)成為部分 暴露出襯底11的密封圖案17A。參照圖1D，沉積金屬層以填充位線接觸孔20，并接著在該沉積金屬層上形成硬掩 模層。之后，實施柵極蝕刻，蝕刻硬掩模層、金屬層、柵極導電層以及第一柵極絕緣層。結 果，在周邊區域中形成用于周邊區域的晶體管的柵極(此后，稱為‘周邊柵極(PG)’)，該周 邊柵極包括依照如下順序堆疊的第二柵極絕緣層圖案18A、柵極導電圖案19A、柵極金屬圖 案21B和柵極硬掩模圖案22B。當形成周邊柵極(PG)時，在單元區域中也形成位線(BL)， 其也可用作位線接觸并且包括依照如下順序堆疊的位線互連圖案21A和位線硬掩模圖案 22A。參照圖1E，在襯底11的整個表面上形成層間電介質。之后，通過蝕刻該層間電介 質，實施用以在單元區域中形成儲存節點接觸24的接觸形成工藝。甚至對襯底的表面也實施該接觸形成工藝，使得密封圖案17A(參照圖1D)與層間電介質均被部分蝕刻以成為最終 密封圖案17B和層間電介質23。在前述現有技術中，在單元區域中形成掩埋柵極16后，通過使用密封層17實施密 封工藝，用以防止掩埋柵極16的氧化。之后，通過僅打開周邊區域來實施柵極氧化以及柵 極導電層沉積工藝，用以形成周邊區域的晶體管。之后，再度打開單元區域，并實施接觸蝕 刻工藝，用以形成位線接觸孔。然而，雖然現有技術通過使用密封層17將單元區域密封，同時在周邊區域中實施 柵極氧化，但現有技術會因氧氣源(參照圖IB的附圖標記‘A’ )而防止掩埋柵極16被氧 化。同樣地，由于在單元區域中形成位線(BL)之后，形成儲存節點接觸24，因此難以 確保用以形成儲存節點接觸24的接觸打開區域。此外，由于該接觸打開區域小，所以儲存 節點接觸與襯底之間的界面電阻增加。此外，在現有技術中，由于實施儲存節點接觸工藝或者位線接觸工藝時，襯底會因 過蝕刻而損失(參照圖IC的附圖標記‘B’)，所以增加儲存節點接觸與掩埋柵極之間的 GIDL(柵極誘導漏極漏電)，并且可能增加造成自對準接觸失效的可能性。為了克服上述問題，已提出一種方法，其通過利用硬掩模層、移除該硬掩模和形成 著陸塞來提高其中形成著陸塞的部位。然而，此方法難以控制接觸高度在預定高度以上，這 是因為在所述蝕刻工藝移除硬掩模層時，發生接觸變寬，其增加接觸之間橋接的可能性；在 中間工藝中也可實施CMP(化學機械拋光)工藝。

發明內容
某些實施方案涉及一種制造半導體器件的方法，其可防止掩埋柵極因隨后的工藝 而氧化。某些實施方案涉及一種制造半導體器件的方法，其可通過增加位線接觸與襯底之 間以及儲存節點接觸與襯底之間的接觸面積減小接觸電阻。某些實施方案涉及一種制造半導體器件的方法，其可減少位線接觸與掩埋柵極之 間以及儲存節點接觸與掩埋柵極之間的GIDL (柵極誘導漏極漏電)，并還防止自對準接觸 失效。某些實施方案涉及一種制造半導體器件的方法，該方法包括在襯底的整個表面 上方形成塞導電層；蝕刻塞導電層以形成著陸塞(Iandingplug)；蝕刻著陸塞之間的襯底 以形成溝槽；在溝槽的表面上方形成柵極絕緣層；以及在柵極絕緣層上方形成部分填充溝 槽的掩埋柵極。某些實施方案涉及一種制造半導體器件的方法，該方法包括在襯底的整個表面 上方形成塞導電層；蝕刻塞導電層和襯底以形成第一溝槽；形成間隙填充第一溝槽的器件 隔離層；蝕刻塞導電層以形成著陸塞；蝕刻著陸塞之間的襯底以形成第二溝槽；在第二溝 槽的表面上方形成柵極絕緣層；以及在柵極絕緣層上方形成部分填充第二溝槽的掩埋柵 極。某些實施方案涉及一種制造半導體器件的方法，該方法包括在襯底中形成器件 隔離層；在襯底的整個表面上方形成塞導電層；蝕刻塞導電層以形成著陸塞；蝕刻著陸塞之間的襯底以形成溝槽；在溝槽的表面上方形成柵極絕緣層；以及在柵極絕緣層上方形成 部分填充溝槽的掩埋柵極。某些實施方案涉及一種制造半導體器件的方法，該方法包括在其中限定單元區 域與周邊區域的襯底的周邊區域上方選擇性地形成柵極絕緣層和柵極導電層；在襯底的整 個表面上方形成塞導電層；蝕刻塞導電層以在單元區域中形成著陸塞；蝕刻著陸塞之間的 襯底以形成溝槽；在溝槽的表面上方形成柵極絕緣層；在柵極絕緣層上方形成部分填充溝 槽的掩埋柵極；以及實施柵極圖案化，用于在周邊區域中形成柵極。某些實施方案涉及一種制造半導體器件的方法，該方法包括在其中限定單元區 域與周邊區域的襯底的周邊區域上方選擇性地形成柵極絕緣層和柵極導電層；在襯底的整 個表面上方形成塞導電層；蝕刻塞導電層與襯底以形成第一溝槽；形成間隙填充第一溝槽 的器件隔離層；蝕刻塞導電層以在單元區域中形成著陸塞；蝕刻著陸塞之間的襯底以形成 第二溝槽；在第二溝槽的表面上方形成柵極絕緣層；在柵極絕緣層上方形成部分填充第二 溝槽的掩埋柵極；以及實施柵極圖案化，用于在周邊區域中形成柵極。某些實施方案涉及一種制造半導體器件的方法，該方法包括在其中限定單元區 域與周邊區域的襯底中形成器件隔離層；在周邊區域的襯底上方選擇性地形成柵極絕緣層 和柵極導電層；在襯底的整個表面上方形成塞導電層；蝕刻塞導電層以在單元區域中形成 著陸塞；蝕刻著陸塞之間的襯底以形成溝槽；在溝槽的表面上方形成柵極絕緣層；在柵極 絕緣層上方形成部分填充溝槽的掩埋柵極；以及實施柵極圖案化，用于在周邊區域中形成 柵極。


圖IA至IE為說明根據現有技術制造具有掩埋柵極的半導體器件的方法的橫截面 圖。圖2A至2H為說明根據第一實施方案制造半導體器件的方法的橫截面圖。圖3A至3F為說明根據第二實施方案制造半導體器件的方法的橫截面圖。圖4A至4J為說明根據第三實施方案制造半導體器件的方法的橫截面圖。圖5A至5K為說明根據第四實施方案制造半導體器件的方法的橫截面圖。
具體實施例方式其它目的和優點可通過以下描述來理解，并且參照在此所述的各種實施方案，將 使這些目的和優點變得顯而易見。參照附圖，將所示各層和區域的厚度進行放大以便于說明。當第一層在第二層 “上，，或者在襯底“上”時，其可意指第一層直接形成于第二層上或該襯底上，或者其也可意 指在第一層與第二層或襯底之間可存在第三層。此外，相同或相似的附圖標記雖然在不同 實施方案或附圖中出現，但它們表示相同或相似的構成元件。圖2A至2H為說明根據第一實施方案制造半導體器件的方法的橫截面圖。參照圖2A，通過使用依次堆疊墊氧化物層32A和第一硬掩模層32B的結構，蝕刻襯 底31以形成第一溝槽33，其中形成器件隔離層。在此，第一硬掩模層32B可包括多晶硅層 或氮化物層。優選地，第一硬掩模層32B可具有多晶硅層和氮化物層的堆疊結構。
參照圖2B，形成間隙填充第一溝槽33 (參照圖2A)的器件隔離層34。上述形成器 件隔離層34的工藝稱為‘STI (淺溝槽隔離)’工藝，器件隔離層34通過形成第一溝槽33 并接著利用絕緣層來間隙填充第一溝槽33形成。參照圖2C，例如通過使用干式蝕刻和/或濕式蝕刻，移除第一硬掩模層32A(參照 圖2B)和墊氧化物層32B。參照圖2D，在襯底31的整個表面上形成塞導電層35并實施平坦化直到暴露出器 件隔離層34的頂部表面。此時，塞導電層35包括多晶硅層。塞導電層35可形成為具有 600 1500人的厚度范圍，但是也可考慮其它的厚度范圍。此外，塞導電層35可包括金屬 層諸如鎢層等。參照圖2E，在塞導電層35 (參照圖2D)上形成第二硬掩模層，并接著實施用于掩埋 柵極工藝的掩模與蝕刻工藝。例如，通過使用光刻膠圖案(未顯示)蝕刻第二硬掩模層以 形成第二硬掩模圖案36，并接著使用第二硬掩模圖案36作為蝕刻阻擋來蝕刻塞導電層35 和襯底31 (參照圖2D)，產生經蝕刻的襯底31A和經蝕刻的塞導電層35A，在此簡單稱為襯 底31A和塞導電層35A。結果，形成具有預定深度的第二溝槽37。第二溝槽37可通過同時 蝕刻襯底31A和器件隔離層34而形成。第二硬掩模層可包括氮化物層。因此，通過使用第二硬掩模層蝕刻塞導電層，形成第一和第二著陸塞35A，并連續 蝕刻著陸塞35A之間的襯底來形成第二溝槽37。此時，器件隔離層34具有中空結構34A。參照圖2F，在第二溝槽37的表面上形成柵極絕緣層38，并接著將柵極導電層39 沉積于所得襯底的整個表面上，使得利用柵極導電層39間隙填充第二溝槽37。柵極導電 層39包括氮化鈦(TiN)層、氮化鉭(TaN)層或鎢(W)層等。例如，柵極導電層39可通過 共形且薄地沉積具有大的功函的氮化鈦層(或者氮化鉭層)并接著間隙填充鎢層以降低電 阻值而形成。此外，柵極導電層39可通過堆疊氮化鈦層和氮化鉭層，或者依次堆疊氮化鈦 層、氮化鉭層和鎢層而形成。優選地，氮化鈦層形成為具有20 80人的厚度范圍，但是也可 考慮其它的厚度范圍。接著，通過利用CMP (化學機械拋光)工藝等來平坦化柵極導電層39，以暴露出第 二硬掩模層36A的頂部表面，接著實施回蝕刻以形成掩埋柵極39A。掩埋柵極39A的頂部表 面可被平整以低于襯底31A的頂部表面。參照圖2G，形成密封掩埋柵極39A上部的密封層40。密封層40可為選自氧化物 層、氮化物層以及包括氧化物層和氮化物層的堆疊結構中的一種。例如，密封層40可通過 薄地密封密封氮化物層40A并利用密封氧化物層40B(諸如，SOD(旋涂電介質)等)來間 隙填充密封空間而形成。如果密封層40覆蓋第二硬掩模層36，則可平坦化密封層40，使得暴露出第二硬掩 模層36的頂部表面。參照圖2H，通過使用接觸掩模(未顯示)蝕刻第二硬掩模層36，以形成暴露出著 陸塞35A的頂部表面的接觸孔‘C’。不具有接觸孔‘C’的第二硬掩模層36保留第二硬掩模 圖案36A。接觸孔‘C’包括位線接觸孔。接觸孔‘C’可在該密封層40上形成層間絕緣層之 后形成。圖3A至3F為說明根據第二實施方案制造半導體器件的方法的橫截面圖。參照圖3A，在襯底的整個表面上形成塞導電層。塞導電層包括多晶硅層，并且形成為具有600~1500λ的厚度范圍，但是也可考慮其它的厚度范圍。此外，塞導電層可包括金 屬層諸如鎢層等。接著，在塞導電層上形成硬掩模層，并接著實施STI (淺溝槽隔離)工藝。S卩，通過 使用器件隔離掩模(未顯示)蝕刻硬掩模層，并接著蝕刻塞導電層和襯底，以在用作器件隔 離層的部位處形成具有預定深度的第一溝槽44。硬掩模層43可包括氮化物層。圖3Α說明 具有第一溝槽44、塞導電層42和硬掩模層43的襯底41。參照圖3Β，形成諸如SOD的絕緣層以間隙填充第一溝槽44(參照圖3Α)并接著實 施諸如CMP的平坦化工藝，以形成器件隔離層45。參照圖3C，實施掩模和蝕刻工藝。例如，通過使用光刻膠圖案(未顯示)蝕刻硬掩 模層43，并接著使用經蝕刻的硬掩模圖案43Α作為蝕刻阻擋來蝕刻對應于將形成柵極的部 位的襯底和塞導電層42，以在襯底41Α和器件隔離層45Α中形成具有預定深度的第二溝槽 46。在此，第二溝槽46可通過同時蝕刻襯底41和器件隔離層45來形成。因此，通過使用硬掩模圖案43Α蝕刻塞導電層42形成著陸塞45Α，并通過連續蝕刻 著陸塞45Α之間的襯底(例如，第一和第二著陸塞45Α之間的區域)形成第二溝槽46。此 時，器件隔離層34具有中空結構34Α。參照圖3D，在第二溝槽46的表面上形成柵極絕緣層47，并接著將柵極導電層48 沉積在所得襯底的整個表面上，使得利用柵極導電層48間隙填充第二溝槽46。柵極導電 層48包括氮化鈦(TiN)層、氮化鉭(TaN)層、鎢(W)層等。例如，柵極導電層48可通過共 形且薄地沉積具有大的功函的氮化鈦層(或者氮化鉭層)并接著間隙填充鎢層以降低電阻 值而形成。此外，柵極導電層48可通過堆疊氮化鈦層和氮化鉭層，或者依次堆疊氮化鈦層、 氮化鉭層和鎢層而形成。優選地，氮化鈦層形成為具有20~80λ的厚度范圍，但是也可考慮 其它的厚度范圍。接著，通過利用CMP (化學機械拋光)工藝等來平坦化柵極導電層48，以暴露出硬 掩模圖案43Α的頂部表面，并連續實施回蝕刻以形成掩埋柵極48Α。掩埋柵極48Α的頂部表 面可被平整以低于該襯底41的頂部表面。參照圖3Ε，形成密封掩埋柵極48Α上部的密封層49。密封層49可選自氧化物層、 氮化物層以及包括氧化物層和氮化物層的堆疊結構。例如，密封層49可通過薄地密封密封 氮化物層49Α并利用密封氧化物層49Β(諸如，SOD(旋涂電介質)等)來間隙填充密封空 間而形成。如果密封層49覆蓋硬掩模圖案43Α，則可平坦化密封層49，使得暴露出硬掩模圖 案43Α的頂部表面。參照圖3F，通過使用接觸掩模(未顯示)蝕刻硬掩模圖案43Α(參照圖3Ε)，以形 成部分暴露出著陸塞45Α的頂部表面的接觸孔50。具有所形成的接觸孔50的硬掩模圖案 成為最終硬掩模圖案43Β。接觸孔50包括位線接觸孔或者儲存節點接觸孔，優選位線接觸 孔。接觸孔50可在密封層49上形成層間絕緣層之后形成。根據前述第一和第二實施方案，在形成其中形成掩埋柵極的溝槽之前，通過形成 著陸塞，可增加著陸塞和襯底之間的接觸面積。因此，可減小接觸電阻。此外，由于著陸塞并非通過形成接觸孔、沉積塞導電層和形成溝槽來形成，而是通 過沉積塞導電層并形成溝槽來形成，所以可防止接觸打開失效并因此也可避免相鄰著陸塞之間的橋接。此外，由于不需要接觸孔蝕刻工藝來形成著陸塞，所以可降低、最小化或者消 除襯底損失。圖4A至4J為說明根據第三實施方案制造半導體器件的方法的橫截面圖。參照第4A圖，利用其中限定單元區域和周邊區域的襯底51中的第一硬掩模層 52B，通過蝕刻工藝形成第一溝槽53。第一硬掩模層52B可包括多晶硅層或者氮化物層。優 選地，第一硬掩模層52B可具有多晶硅層和氮化物層的堆疊結構。在第一硬掩模層52B下 方形成墊氧化物層52A。此后，形成間隙填充第一溝槽53的器件隔離層54。該形成器件隔離層54的工藝 稱為‘STI (淺溝槽隔離)，工藝，器件隔離層54通過形成第一溝槽53、并接著利用諸如HDP 層或SOD層等的絕緣層來間隙填充第一溝槽53而形成。參照圖4B，移除第一硬掩模層52B和墊氧化物層52A。接著參照圖4C，通過柵極氧化工藝在襯底51上形成第一柵極絕緣層，并接著在第 一柵極絕緣層上形成第一多晶硅層。該第一多晶硅層形成為具有100 500λ的厚度范圍， 但是也可考慮其它的厚度范圍。前述第一柵極絕緣層用于周邊區域的晶體管。此后，為了便于說明，第一柵極絕緣 層將稱為‘周邊柵極絕緣層’。之后，通過單元打開工藝移除單元區域的第一多晶硅層和周邊柵極絕緣層55。結 果，周邊柵極絕緣層55和第一多晶硅層56僅保留在周邊區域上。參照圖4D，在襯底51的整個表面上形成第二多晶硅層，并接著將其平坦化以除去 單元區域和周邊區域之間的高度差。此時，第二多晶硅層57為用作著陸塞的材料層。除了 第二多晶硅層57之外，諸如鎢層等的金屬層可用作著陸塞。當形成第二多晶硅層57時，在單元區域中僅設置第二多晶硅層57的單層，而在周 邊區域中設置包括在周邊柵極絕緣層55上堆疊的第一多晶硅層56和第二多晶硅層57的 雙層。在單元區域中的第二多晶硅層57成為塞，在周邊區域中的第二多晶硅層57成為柵 極的一部分。第二多晶硅層57形成為具有500~1000λ的厚度范圍，但是也可考慮其它的 厚度范圍。參照圖4Ε，通過使用氮化物層在包括第二多晶硅層57的襯底51的整個表面上形 成第二硬掩模層，并且對單元區域實施用于形成掩埋柵極的掩模和蝕刻工藝。例如，通過使 用光刻膠圖案(未顯示)蝕刻第二硬掩模層以形成第二硬掩模圖案58，并接著通過使用第 二硬掩模圖案58作為蝕刻阻擋來蝕刻第二多晶硅層57和襯底51。結果，在單元區域中形 成具有預定深度的第二溝槽59。第二溝槽59可通過同時蝕刻襯底51和器件隔離層54來 形成。在形成該第二溝槽59之后，在襯底51Α上僅保留經蝕刻的器件隔離層54Α。因此，通過使用第二硬掩模圖案58 (參照圖4D)蝕刻第二多晶硅層57，形成著陸塞 57Α，并連續通過蝕刻著陸塞57Α(例如，第一著陸塞57Α和第二著陸塞57Α)之間的襯底，形 成第二溝槽59。同時，第二多晶硅層仍保留在周邊區域中，保留在周邊區域中的第一多晶硅 層和第二多晶硅層成為周邊區域的柵極。參照圖4F，在第二溝槽59的表面上形成第二柵極絕緣層60。第二柵極絕緣層60 為用于單元區域的柵極的柵極絕緣層，并此后將其稱為‘單元柵極絕緣層60’。其后，將金屬層61沉積在單元柵極絕緣層60的整個表面上，使得利用金屬層61間隙填充第二溝槽59。金屬層61包括氮化鈦(TiN)層、氮化鉭(TaN)層、鎢(W)層等。例 如，金屬層61可通過共形且薄地沉積具有大的功函的氮化鈦層(或者氮化鉭層)并接著間 隙填充鎢層以降低電阻值而形成。此外，金屬層61可通過堆疊氮化鈦層和氮化鉭層，或者 依次堆疊氮化鈦層、氮化鉭層和鎢層而形成。優選地，氮化鈦層形成為具有20~80λ的厚度 范圍，但是也可考慮其它的厚度范圍。接著，通過利用CMP(化學機械拋光)工藝等來平坦化金屬層61，以暴露出第二硬 掩模圖案58的頂部表面，并隨后實施回蝕刻以形成掩埋柵極61A。掩埋柵極61A的頂部表 面可被平整以低于襯底51的頂部表面。參照圖4G，形成密封掩埋柵極6IA上部的密封層62。密封層62可選自氧化物層、 氮化物層以及包括氧化物層和氮化物層的堆疊結構。例如，密封層62可通過薄地密封密封 氮化物層62A并利用密封氧化物層62B(諸如，SOD(旋涂電介質)等)來間隙填充密封空 間而形成。如果密封層62覆蓋第二硬掩模圖案58，則可平坦化密封層62，使得暴露出第二硬 掩模圖案58的頂部表面。參照圖4H，在襯底51A的整個表面上形成單元覆層之后，打開周邊區域。之后，移 除該周邊區域的單元覆層，以及連續移除該周邊區域的該第二硬掩模圖案。該單元覆層63 包括氧化物層或氮化物層，并優選可具有氮化物層(5G-4GGA)與氧化物層(50-200Λ )的堆疊結構，但是也可考慮其它的厚度范圍。該氮化物層也用作后續蝕刻工藝中的蝕刻停 止層，該氧化物層也用作周邊區域打開工藝中的覆層。結果，在周邊區域中僅僅保留由周邊柵極絕緣層55、第一多晶硅層56和第二多晶 硅層57A所構成的堆疊結構，在單元區域中保留單元覆層63和第二硬掩模58A。參照圖41，實施位線接觸工藝。即，蝕刻單元覆層63和第二硬掩模層58 (參照圖 4H)，以形成部分暴露出著陸塞57A的頂部表面的位線接觸孔64。當形成位線接觸孔64時， 保留最終第二硬掩模58B和經蝕刻的密封層63A。用于形成位線接觸孔64的蝕刻工藝可在 實施圖4H中所示的工藝以及形成層間絕緣層之后來實施。參照圖4J，將金屬層和硬掩模層沉積在所得襯底的整個表面上，以填充位線接觸 孔64(參照圖41)，并接著實施柵極蝕刻。該柵極蝕刻為用于在周邊區域中形成周邊柵極， 并且單元區域中的位線工藝可與周邊區域中的柵極蝕刻同時實施。金屬層在周邊區域中成 為柵極金屬層65B，而在單元區域中成為位線金屬層65A。硬掩模層在周邊區域中成為柵極 硬掩模層66B，而在單元區域中成為位線硬掩模層66A。金屬層可包括鎢層，硬掩模層可包 括氮化物層。結果，周邊柵極(PG)在該周邊區域中完成，其由在周邊柵極絕緣層55A上依照以 下次序堆疊的第一多晶硅層56A、第二多晶硅層57B、柵極金屬層65B和柵極硬掩模層66B 所構成。當形成周邊柵極時，在單元區域中形成位線(BL)，其由依照如下順序堆疊的位線金 屬層65A和位線硬掩模層66A所構成。在位線接觸孔中填充的位線金屬層65A也用作位線 接觸。依照周邊柵極的結構，周邊柵極絕緣層55B可具有雙柵極氧化物結構或者三柵極氧 化物結構。圖5A至5K為說明根據第四實施方案制造半導體器件的方法的橫截面圖。參照圖5A，通過柵極氧化工藝在其中限定單元區域和周邊區域的襯底71上形成周邊柵極絕緣層72，并在周邊柵極絕緣層72上形成第一多晶硅層73。第一多晶硅層73形 成為具有100~500λ的厚度范圍，但是也可考慮其它的厚度范圍。參照圖5Β，通過單元打開工藝，移除在單元區域中的第一多晶硅層73和周邊柵極 絕緣層72，使得僅在該周邊區域中保留周邊柵極絕緣層72Α和第一多晶硅層73Α。參照圖5C，在所得襯底71的整個表面上形成第二多晶硅層，并接著對其實施平坦 化以除去單元區域和周邊區域之間的高度差。此時，第二多晶硅層74為用作著陸塞的塞導 電層。此外，用作著陸塞的塞導電層可包括金屬層諸如鎢層等。參照圖5D，在第二多晶硅層74上形成硬掩模層，并接著實施STI (淺溝槽隔離)工 藝，用于形成器件隔離層。例如，該STI工藝通過使用光刻膠圖案(未顯示)蝕刻硬掩模層， 并使用硬掩模層75作為蝕刻阻擋蝕刻第二多晶硅層73Α和襯底71 (參照圖5C)。因此，在 單元區域和周邊區域二者中均形成具有預定深度的第一溝槽76 ；根據一個實施方案，可形 成兩個或多個第一溝槽76，如圖5D所示。在周邊區域中，第一溝槽76 (或者每個第一溝槽 76)通過依次蝕刻第二多晶硅層74、第一多晶硅層73Α、周邊柵極絕緣層72Α和襯底71而 形成。由圖5D可看出，在周邊區域中的具有第一溝槽的襯底71Α上保留周邊柵極絕緣圖案 72Β、第一多晶硅圖案73Β、第二多晶硅圖案74Α和硬掩模層75，在單元區域中的襯底7IA上 保留第二多晶硅圖案74Α和硬掩模層75。參照圖5Ε，形成用于間隙填充第一溝槽76的諸如SOD層的絕緣層，并接著利用 CMP工藝實施平坦化以形成器件隔離層77。參照圖5F，實施掩模和蝕刻工藝用于在單元區域中形成掩埋柵極。例如，通過使用 光刻膠圖案(未顯示)蝕刻該硬掩模層75以形成硬掩模圖案75Α，并接著通過使用硬掩模 圖案75作為蝕刻阻擋來蝕刻第二多晶硅圖案74Α和襯底71Α(參照圖5Ε)。因此，在單元區 域中形成具有預定深度的第二溝槽78。第二溝槽78可通過同時蝕刻襯底71Α和器件隔離 層77而在單元區域中形成。因此，通過使用硬掩模圖案75Α蝕刻第二多晶硅圖案74Α,形成著陸塞74Β (根據一 個實施方案，可如圖所示形成兩個或多個著陸塞74Β)，并連續通過蝕刻著陸塞74Β之間的 襯底，在襯底71Β和器件隔離層77Α中形成第二溝槽78。參照圖5G，在第二溝槽78的表面上形成單元柵極絕緣層79，并接著將金屬層80 沉積在單元柵極絕緣層79的整個表面上，使得利用金屬層80間隙填充第二溝槽78。金屬 層80包括氮化鈦(TiN)層、氮化鉭(TaN)層、鎢(W)層等。例如，該金屬層80可通過共形 且薄地沉積具有大的功函的氮化鈦層(或者氮化鉭層)并接著間隙填充鎢層以降低電阻值 而形成。此外，金屬層80可通過堆疊氮化鈦層和氮化鉭層，或者依次堆疊氮化鈦層、氮化鉭 層和鎢層而形成。優選地，氮化鈦層形成為具有20~80λ的厚度范圍，但是也可考慮其它的 厚度范圍。接著，通過利用CMP (化學機械拋光)工藝等來平坦化金屬層80，以暴露出硬掩模 圖案75Α的頂部表面，并隨后實施回蝕刻以形成掩埋柵極80Α。掩埋柵極80Α的頂部表面可 被平整以低于襯底71Β的頂部表面。參照圖5Η，形成密封掩埋柵極80Α上部的密封層81。密封層81可選自氧化物層、 氮化物層以及氧化物層和氮化物層的堆疊結構。例如，密封層81可通過薄地密封密封氮化 物層81Α并利用密封氧化物層81Β(諸如，SOD(旋涂電介質)等)來間隙填充密封空間而形成。如果該密封層81存在于硬掩模圖案75A上，則可平坦化該密封層81，以暴露出硬 掩模圖案75A的頂部表面。參照圖51，在襯底的整個表面上形成單元覆層82之后，打開周邊區域。之后，移 除周邊區域的單元覆層，并連續移除周邊區域的硬掩模圖案。在該單元區域中保留的單 元覆層82包括氧化物層或氮化物層，并優選可具有氮化物層(50-4001)與氧化物層 (50-200人)的堆疊結構，但是也可考慮其它的厚度范圍。該氮化物層也用作后續蝕刻工 藝的蝕刻停止層，該氧化物層也用作在周邊區域打開工藝中的覆層。結果，僅在周邊區域中保留由周邊柵極絕緣層72A、第一多晶硅圖案73B和第二多 晶硅圖案74B所構成的堆疊結構。參照圖5J，實施位線接觸工藝。即，蝕刻單元覆層82和硬掩模圖案75A(參照圖 51)，以形成部分暴露出著陸塞74B的頂部表面的位線接觸孔83。其中沒有形成位線接觸 孔83的單元覆層82和硬掩模圖案75A保留作為最終硬掩模圖案75B和單元覆蓋圖案82A。 用于形成位線接觸孔83的蝕刻工藝可在實施圖51中所示的工藝和形成中間絕緣層之后實 施。參照圖5K，將金屬層與柵極硬掩模層沉積在所得襯底的整個表面上，以填充位線 接觸孔83，并接著實施柵極蝕刻。該柵極蝕刻用于在周邊區域中形成周邊柵極，單元區域中 的位線工藝可與周邊區域中的柵極蝕刻同時實施。金屬層在周邊區域中成為柵極金屬層， 而在單元區域中成為位線金屬層。硬掩模層在周邊區域中成為柵極硬掩模層，而在單元區 域中成為位線硬掩模層。金屬層可包括鎢層，硬掩模層可包括氮化物層。結果，在該周邊區域中完成周邊柵極(PG)，其由在周邊柵極絕緣層72B上依照以 下順序依次堆疊的最終第一多晶硅圖案73C、最終第二多晶硅圖案74C、柵極金屬層84B和 柵極硬掩模層85B所構成。當形成周邊柵極時，在該單元區域中形成位線(BL)，其由依照以 下次序堆疊的位線金屬層84A與位線硬掩模層85A所構成。在位線接觸孔中填充的位線金 屬層84A也用作位線接觸。根據周邊柵極的結構，周邊柵極絕緣層72B可具有雙柵極氧化 物結構或者三柵極氧化物結構。根據前述第三和第四實施方案，由于著陸塞在形成用作塞導電層的第二多晶硅層 之后、在形成其中形成掩埋柵極的第二溝槽之前形成，所以可增加著陸塞和襯底之間的接 觸面積，使得可降低接觸電阻。此外，由于著陸塞并非通過形成接觸孔并沉積和蝕刻塞導電層而形成，而是通過 沉積塞導電層并蝕刻溝槽而形成，所以可防止接觸打開失效，并因此也可防止相鄰著陸塞 間的橋接。此外，由于不需要用于形成著陸塞的接觸孔蝕刻工藝，故可減少、最小化或者消 除襯底損失。此外，由于在用于形成周邊柵極的工藝中柵極氧化和第一多晶硅層的沉積在形成 掩埋柵極之前完成，所以可防止在用于周邊柵極的柵極氧化期間可造成的掩埋柵極的氧 化。根據上述實施方案，可確保掩埋柵極的穩定性，可易于形成周邊柵極，并可確保在 形成掩埋柵極之后在接觸工藝中在掩埋柵極和位線之間或者掩埋柵極和儲存節點接觸之 間的工藝容限。
而且，在周邊區域中，實施柵極氧化和柵極導電層的沉積，在單元區域中，首先形 成著陸塞，并接著實施器件隔離工藝和掩埋柵極工藝。結果，可降低接觸電阻并可確保充分 的接觸面積以防止未打開、接觸未打開、橋接和/或其它情況，在后續接觸工藝中形成著陸 塞時可能造成這些情況。此外，由于形成周邊柵極的工藝可在器件隔離溝槽形成之前完成，所以可防止形 成周邊柵極中可產生的掩埋柵極的氧化，以確保穩定的器件，并且可減少后續接觸工藝或 者材料移除工藝的次數，從而簡化工藝步驟。雖然本發明已針對具體實施方案進行描述，但是對于本領域技術人員顯而易見的 是，在不脫離以下權利要求書所限定的本發明的精神和范圍下可完成各種改變和變化。
權利要求
一種制造半導體器件的方法，包括在襯底的整個表面上方形成塞導電層；蝕刻所述塞導電層以形成著陸塞；蝕刻所述陸塞之間的所述襯底以形成溝槽；在所述溝槽的表面上方形成柵極絕緣層；以及在所述柵極絕緣層上方形成部分填充所述溝槽的掩埋柵極。
2.如權利要求1的方法，還包括形成間隙填充所述掩埋柵極的上部的密封層；以及 形成暴露出每個所述著陸塞的表面的接觸孔。
3.如權利要求2的方法，其中所述密封層包括選自氧化物層、氮化物層以及包含氮化 物層和氧化物層的雙層結構中的一種。
4.如權利要求1的方法，其中所述塞導電層包括金屬層或者多晶硅層。
5.如權利要求1的方法，其中每個所述著陸塞和所述溝槽通過使用硬掩模層作為蝕刻 阻擋形成。
6.一種制造半導體器件的方法，包括 在襯底的整個表面上方形成塞導電層；蝕刻所述塞導電層和所述襯底以形成第一溝槽；形成間隙填充所述第一溝槽的器件隔離層；蝕刻所述塞導電層以形成著陸塞；蝕刻所述著陸塞之間的所述襯底以形成第二溝槽；在所述第二溝槽的表面上方形成柵極絕緣層；以及在所述柵極絕緣層上方形成部分填充所述第二溝槽的掩埋柵極。
7.如權利要求6的方法，還包括形成間隙填充所述掩埋柵極的上部的密封層；以及 形成暴露出所述塞導電層的接觸孔。
8.如權利要求7的方法，其中所述密封層包括選自氧化物層、氮化物層以及包含氮化 物層和氧化物層的雙層結構中的一種。
9.如權利要求6的方法，其中所述塞導電層包括金屬層或者多晶硅層。
10.如權利要求6的方法，其中每個所述著陸塞和所述第二溝槽通過使用硬掩模層作 為蝕刻阻擋形成。
11.如權利要求6的方法，還包括在所述塞導電層上方的硬掩模氮化物層，其中所述 硬掩模氮化物層在形成所述掩埋柵極的同時移除。
12.一種制造半導體器件的方法，包括 在襯底中形成器件隔離層；在所述襯底的整個表面上方形成塞導電層； 蝕刻所述塞導電層以形成著陸塞； 蝕刻所述著陸塞之間的所述襯底以形成溝槽； 在所述溝槽的表面上方形成柵極絕緣層；以及 在所述柵極絕緣層上方形成部分填充所述溝槽的掩埋柵極。
13.如權利要求12的方法，還包括形成間隙填充所述掩埋柵極的上部的密封層；以及 形成暴露出每個所述著陸塞的表面的接觸孔。
14.如權利要求13的方法，其中所述密封層包括選自氧化物層、氮化物層以及包含氮 化物層和氧化物層的雙層結構中的一種。
15.如權利要求12的方法，其中所述塞導電層包括金屬層或者多晶硅層。
16.如權利要求12的方法，其中每個所述著陸塞和所述第二溝槽通過使用硬掩模層作 為蝕刻阻擋形成。
17.—種制造半導體器件的方法，包括在其中限定單元區域和周邊區域的襯底的周邊區域上方選擇性地形成柵極絕緣層和 柵極導電層；在所述襯底的整個表面上方形成塞導電層； 蝕刻所述塞導電層以在所述單元區域中形成著陸塞； 蝕刻所述著陸塞之間的所述襯底以形成溝槽； 在所述溝槽的表面上方形成柵極絕緣層； 在所述柵極絕緣層上方形成部分填充所述溝槽的掩埋柵極；以及 實施柵極圖案化，用于在所述周邊區域中形成柵極。
18.如權利要求17的方法，其中在實施所述柵極圖案化之前，還包括 形成間隙填充所述掩埋柵極的上部的密封層；形成覆蓋包括所述密封層的所述襯底的整個表面的覆層；以及 蝕刻所述覆層，使得打開所述周邊區域。
19.如權利要求18的方法，其中所述密封層包括選自氧化物層、氮化物層以及包含氮 化物層和氧化物層的雙層結構中的一種。
20.如權利要求18的方法，其中所述覆層通過堆疊氮化物層和氧化物層而形成。
21.如權利要求18的方法，還包括部分蝕刻在所述單元區域中保留的所述覆層，以形 成暴露出每個所述著陸塞的表面的接觸孔。
22.如權利要求17的方法，其中所述塞導電層包括金屬層或多晶硅層。
23.如權利要求17的方法，其中每個所述著陸塞和所述溝槽通過使用硬掩模層作為蝕 刻阻擋形成。
24.如權利要求17的方法，其中在所述周邊區域中選擇性地形成所述柵極絕緣層和所 述柵極導電層包括在所述襯底的整個表面上方依次形成所述柵極絕緣層和所述柵極導電層；以及 實施單元區域打開工藝以在所述周邊區域中保留所述柵極導電層和所述柵極絕緣層。
25.一種制造半導體器件的方法，包括在其中限定單元區域和周邊區域的襯底的周邊區域上方選擇性地形成柵極絕緣層和 柵極導電層；在所述襯底的整個表面上方形成塞導電層； 蝕刻所述塞導電層和所述襯底以形成第一溝槽； 形成間隙填充所述第一溝槽的器件隔離層；蝕刻所述塞導電層以在所述單元區域中形成著陸塞；蝕刻所述著陸塞之間的所述襯底以形成第二溝槽；在所述第二溝槽的表面上方形成柵極絕緣層；在所述柵極絕緣層上方形成部分填充所述第二溝槽的掩埋柵極；以及實施柵極圖案化，用于在所述周邊區域中形成柵極。
26.如權利要求25的方法，其中在實施所述柵極圖案化前，還包括 形成間隙填充所述掩埋柵極的上部的密封層；形成覆蓋包括所述密封層的所述襯底的整個表面的覆層；以及 蝕刻所述覆層，使得打開所述周邊區域。
27.如權利要求26的方法，其中所述密封層包括選自氧化物層、氮化物層以及包含氮 化物層和氧化物層的雙層結構中的一種。
28.如權利要求26的方法，其中通過堆疊氮化物層和氧化物層形成所述覆層。
29.如權利要求26的方法，還包括部分蝕刻在所述單元區域中保留的所述覆層，以形 成暴露出每個所述著陸塞的表面的接觸孔。
30.如權利要求25的方法，其中所述塞導電層包括金屬層或多晶硅層。
31.如權利要求25的方法，其中每個所述著陸塞和所述第二溝槽通過使用硬掩模層作 為蝕刻阻擋形成。
32.如權利要求25的方法，其中在所述周邊區域中選擇性地形成所述柵極絕緣層和所 述柵極導電層包括在所述襯底的整個表面上方依次形成所述柵極絕緣層和所述柵極導電層；以及 實施單元區域打開工藝以僅僅在所述周邊區域中保留所述柵極導電層和所述柵極絕緣層。
33.如權利要求25的方法，還包括在所述塞導電層上方的硬掩模氮化物層，其中所述 硬掩模氮化物層在形成所述掩埋柵極的同時移除。
34.一種制造半導體器件的方法，包括在其中限定單元區域和周邊區域的襯底中形成器件隔離層； 在所述周邊區域的所述襯底上方選擇性地形成柵極絕緣層和柵極導電層； 在所述襯底的整個表面上方形成塞導電層； 蝕刻所述塞導電層以在所述單元區域中形成著陸塞； 蝕刻所述著陸塞之間的所述襯底以形成溝槽； 在所述溝槽的表面上方形成柵極絕緣層； 在所述柵極絕緣層上方形成部分填充所述溝槽的掩埋柵極；以及 實施柵極圖案化，用于在所述周邊區域中形成柵極。
35.如權利要求34的方法，其中在實施所述柵極圖案化之前，還包括 形成間隙填充所述掩埋柵極的上部的密封層；形成覆蓋包括所述密封層的所述襯底的整個表面的覆層；以及 蝕刻所述覆層，使得打開所述周邊區域。
36.如權利要求35的方法，其中所述密封層包括選自氧化物層、氮化物層以及包含氮 化物層和氧化物層的雙層結構中的一種。
37.如權利要求35的方法，其中所述覆層通過堆疊氮化物層和氧化物層而形成。
38.如權利要求34的方法，還包括部分蝕刻在所述單元區域中保留的所述覆層，以形 成暴露出每個所述著陸塞的表面的接觸孔。
39.如權利要求34的方法，其中所述塞導電層包括金屬層或多晶硅層。
40.如權利要求34的方法，其中每個所述著陸塞和所述溝槽通過使用硬掩模層作為蝕 刻阻擋形成。
41.如權利要求34的方法，其中在所述周邊區域中選擇性地形成所述柵極絕緣層和所 述柵極導電層包括在所述襯底的整個表面上方依次形成所述柵極絕緣層和所述柵極導電層；以及 實施單元區域打開工藝以在所述周邊區域中保留所述柵極導電層和所述柵極絕緣層。
全文摘要
提供一種制造半導體器件的方法，該方法包括在襯底的整個表面上方形成塞導電層；蝕刻該塞導電層以形成著陸塞；蝕刻著陸塞之間的襯底以形成溝槽；在溝槽的表面上方形成柵極絕緣層；以及在柵極絕緣層上方形成部分填充溝槽的掩埋柵極。
文檔編號H01L21/8242GK101944507SQ20101000201
公開日2011年1月12日 申請日期2010年1月5日 優先權日2009年7月3日
發明者樸點龍, 辛鐘漢 申請人:海力士半導體有限公司