半導體器件及其制造方法

專利名稱：半導體器件及其制造方法
技術領域：
本發明涉及一種半導體器件及其制造技術，特別涉及一種將具有多層布線結構的半導體芯片以用樹脂覆蓋的方式進行封裝的半導體器件及適用于其制造的有效的技術。
背景技術：
日本特開2006-3^64號公報(專利文獻1)中記載了在半導體基板上形成有多層布線的結構。具體而言，在半導體基板上形成半導體元件，以覆蓋所述半導體元件的方式形成接觸層間絕緣膜。在所述接觸層間絕緣膜中，形成與半導體元件電連接的柱塞。在形成有柱塞的接觸層間絕緣膜上，形成由通常的金屬層形成的布線，以覆蓋所述布線的方式，形成由硼磷硅玻璃形成的平坦化絕緣層。在平坦化絕緣層上，形成由SiOC膜形成的第1絕緣層，以埋入所述第1絕緣層的方式形成由銅膜形成的第1埋入布線。在形成有第1埋入布線的第1絕緣層上，形成第2絕緣層。所述第2絕緣層為層合結構，所述層合結構為介電常數較高的下層絕緣層、與由低介電常數的聚芳醚形成的上層絕緣層的層合結構。此時，在構成第2絕緣層的下層絕緣層上形成柱塞，在構成第2絕緣層的上層絕緣層上形成由銅膜形成的第2埋入布線。專利文獻1 日本特開2006_3觀64號公報

發明內容
在構成半導體芯片的半導體基板上，形成MISFET(Metal Insulator Semiconductor Field Effect Transistor)，在該 MISFET 上形成多層布線。近年來，為了實現半導體芯片的高集成化，正在進行多層布線的微細化。因此，由布線的微細化引起的高電阻化、和由布線間的距離縮小引起的寄生電容的增加作為問題而越發顯著。即，多層布線中流過電信號，由于布線的高電阻化和布線間的寄生電容的增加，使得電信號產生延遲。例如，對于時機重要的電路來說，流過布線的電信號的延遲引起誤操作，可能無法作為正常的電路起作用。由此可知，為了防止流過布線的電信號的延遲，需要抑制布線的高電阻化以及降低布線間的寄生電容。因此，近年來，將構成多層布線的材料由鋁膜換為銅膜。即，其原因在于，與鋁膜相比銅膜的電阻率低，所以即使將布線微細化，也能夠抑制布線的高電阻化。進而，從降低布線間的寄生電容的觀點考慮，將存在于布線間的層間絕緣膜的一部分用介電常數低的低介電常數膜來構成。如上所述，為了在具有多層布線的半導體器件中實現高性能化，使用銅膜作為布線的材料，并且，層間絕緣膜的一部分使用低介電常數膜。半導體芯片通過所謂后工序被封裝化。例如，在后工序中，將半導體芯片搭載在布線基板上后，用金屬絲將形成在半導體芯片上的焊盤與形成在布線基板上的端子連接。之后，將經過用樹脂封固的半導體芯片進行封裝化。完成后的封裝為了能夠在各種溫度條件下使用，需要即使應對范圍較廣的溫度變化也能夠正常工作。從這方面考慮，半導體芯片在被封裝化后，進行溫度循環試驗。
例如，對用樹脂將半導體芯片封固后的封裝實施溫度循環試驗時，在樹脂和半導體芯片中，由于熱膨脹率及楊氏模量不同，所以半導體芯片被施加應力。在這種情況下，對于層間絕緣膜的一部分使用了低介電常數膜的半導體芯片來說，特別是在低介電常數膜中產生膜剝離。即，表明通過溫度循環試驗中實施的溫度變化，由于半導體芯片與樹脂間的熱膨脹率及楊氏模量不同，所以在半導體芯片中產生應力，通過所述半導體芯片中產生的應力，在低介電常數膜中產生膜剝離。在半導體芯片內發生層間絕緣膜的膜剝離時，半導體芯片作為裝置變得不良，半導體器件的可靠性變得降低。本發明的目的在于提供一種技術，所述技術即使在層間絕緣膜的一部分中使用介電常數低于氧化硅膜的低介電常數膜的情況下，也能夠提高半導體器件的可靠性。根據本說明書的內容及附圖能夠明確本發明的上述及其他目的及新特征。本申請公開的發明中，如果簡單地說明具有代表性發明的概要，則如下所述。代表性實施方式中的半導體器件的制造方法包括下述工序，(a)工序，在半導體基板上形成MISFET ;(b)工序，在覆蓋上述MISFET的上述半導體基板上形成接觸層間絕緣膜； 和(c)工序，在上述接觸層間絕緣膜內形成第1柱塞，將上述第1柱塞與上述MISFET電連接。以及，包括(d)工序，在形成有上述第1柱塞的上述接觸層間絕緣膜上形成第1層間絕緣膜；和(e)工序，形成埋入到所述第1層間絕緣膜內的第1層布線，將上述第1層布線與上述第1柱塞進行電連接。進而，包括(f)工序，在形成有上述第1層布線的上述第1層間絕緣膜上形成第2層間絕緣膜；和(g)工序，形成埋入到上述第2層間絕緣膜內的第2柱塞及第2層布線，將上述第2層布線與上述第1層布線經上述第2柱塞進行電連接。接下來， 包括(h)工序，在上述第2層間絕緣膜上進一步形成多層布線；(i)工序，在上述多層布線的最上層布線上形成鈍化膜；和(j)工序，在上述鈍化膜中形成開口部，從上述開口部露出上述最上層布線的一部分，由此形成焊盤。接著，包括(k)工序，將上述半導體基板單片化為半導體芯片；和(1)工序，將上述半導體芯片封裝，上述(1)工序包括至少將上述半導體芯片的一部分用樹脂進行封固的工序。此處，其特征在于，在上述接觸層間絕緣膜、上述第1 層間絕緣膜和上述第2層間絕緣膜中，上述接觸層間絕緣膜由楊氏模量最高的高楊氏模量膜形成，上述第2層間絕緣膜由楊氏模量最低的低楊氏模量膜形成，上述第1層間絕緣膜由楊氏模量低于上述接觸層間絕緣膜、且高于上述第2層間絕緣膜的中楊氏模量膜形成。另外，代表性實施方式中的半導體器件具有(a)具有焊盤的半導體芯片；(b)對上述半導體芯片進行封裝的封裝體，上述封裝體具有至少將上述半導體芯片的一部分進行封固的樹脂體。另一方面，上述半導體芯片具有(al)半導體基板，(a2)形成在上述半導體基板上的MISFET，(a3)在覆蓋上述MISFET的上述半導體基板上形成的接觸層間絕緣膜，和 (a4)貫通上述接觸層間絕緣膜、與上述MISFET電連接的第1柱塞。進而，具有(始)在形成有上述第1柱塞的上述接觸層間絕緣膜上形成的第1層間絕緣膜，(a6)形成在上述第1層間絕緣膜內、與上述第1柱塞電連接的第1層布線，和(a7)在形成有上述第1層布線的上述第1層間絕緣膜上形成的第2層間絕緣膜。除此之外，具有(a8)形成在上述第2層間絕緣膜內、與上述第1層布線電連接的第2柱塞，和(a9)形成在上述第2層間絕緣膜內、與上述第2柱塞電連接的第2層布線。此時，其特征在于，在上述接觸層間絕緣膜、上述第1層間絕緣膜和上述第2層間絕緣膜中，上述接觸層間絕緣膜由楊氏模量最高的高楊氏模量膜形成，上述第2層間絕緣膜由楊氏模量最低的低楊氏模量膜形成，上述第1層間絕緣膜由楊氏模量低于上述接觸層間絕緣膜、且高于上述第2層間絕緣膜的中楊氏模量膜形成。本申請公開的發明中，如果簡單地說明由代表性的實施方式的發明所得的效果， 則如下所述。即使在層間絕緣膜的一部分中使用介電常數低于氧化硅膜的低介電常數膜的情況下，也能夠提高半導體器件的可靠性。


圖1為表示封裝的構成例的剖面圖。圖2為表示封裝的其他構成例的剖面圖。圖3為表示本發明實施方式1中半導體器件的構成(裝置結構)的剖面圖。圖4為表示圖3所示的裝置結構中，第1層布線(第1精細層)、與形成在所述第1層布線上的第2層布線(第2精細層)的剖面圖。圖5為表示圖3所示的裝置結構中，第7層布線(半球狀層)、與形成在所述第 7層布線上的第8層布線(球狀層)的剖面圖。圖6為從相對介電常數的觀點考慮，將實施方式1的層間絕緣膜中使用的材料膜進行分類的表。圖7為從楊氏模量的觀點考慮，將實施方式1的層間絕緣膜中使用的材料膜進行分類的表。圖8為從密度的觀點考慮，將實施方式1的層間絕緣膜中使用的材料膜進行分類的表。圖9為表示構成層間絕緣膜的材料膜的相對介電常數與楊氏模量的關系的圖形。圖10為表示構成層間絕緣膜的材料膜的相對介電常數與楊氏模量的關系的圖形。圖11為表示構成層間絕緣膜的材料膜的相對介電常數與密度的關系的圖形。圖12為表示自半導體基板表面的距離與剪切應力的關系的圖形。圖13為表示實施方式1中半導體器件的制造工序的剖面圖。圖14為表示圖13之后的半導體器件的制造工序的剖面圖。圖15為表示圖14之后的半導體器件的制造工序的剖面圖。圖16為表示圖15之后的半導體器件的制造工序的剖面圖。圖17為表示圖16之后的半導體器件的制造工序的剖面圖。圖18為表示圖17之后的半導體器件的制造工序的剖面圖。圖19為表示圖18之后的半導體器件的制造工序的剖面圖。圖20為表示圖19之后的半導體器件的制造工序的剖面圖。圖21為表示圖20之后的半導體器件的制造工序的剖面圖。圖22為表示圖21之后的半導體器件的制造工序的剖面圖。圖23為表示圖22之后的半導體器件的制造工序的剖面圖。圖24為表示圖23之后的半導體器件的制造工序的剖面圖。圖25為表示圖M之后的半導體器件的制造工序的剖面圖。
圖26為表示圖25之后的半導體器件的制造工序的剖面圖。
圖27為表示圖沈之后的半導體器件的制造工序的剖面圖。
圖28為表示圖27之后的半導體器件的制造工序的剖面圖。
圖29為表示圖觀之后的半導體器件的制造工序的剖面圖。
圖30為表示圖四之后的半導體器件的制造工序的剖面圖。
圖31為表示圖30之后的半導體器件的制造工序的剖面圖。
圖32為表示圖31之后的半導體器件的制造工序的剖面圖。
圖33為表示圖32之后的半導體器件的制造工序的剖面圖。
圖34為表示圖33之后的半導體器件的制造工序的剖面圖。
圖35為表示圖34之后的半導體器件的制造工序的剖面圖。
圖36為表示圖35之后的半導體器件的制造工序的剖面圖。
圖37為表示圖36之后的半導體器件的制造工序的剖面圖。
圖38為表示圖37之后的半導體器件的制造工序的剖面圖。
圖39為表示圖38之后的半導體器件的制造工序的剖面圖。
圖40為表示圖39之后的半導體器件的制造工序的剖面圖。
圖41為表示圖40之后的半導體器件的制造工序的剖面圖。
圖42為表示圖41之后的半導體器件的制造工序的剖面圖。
圖43為表示圖42之后的半導體器件的制造工序的剖面圖。
圖44為表示圖43之后的半導體器件的制造工序的剖面圖。
圖45為表示圖44之后的半導體器件的制造工序的剖面圖。
圖46為表示圖45之后的半導體器件的制造工序的剖面圖。
圖47為表示圖46之后的半導體器件的制造工序的剖面圖。
圖48為表示圖47之后的半導體器件的制造工序的剖面圖。
圖49為表示實施方式2中封裝的構成例的剖面圖。
圖50為表示實施方式2中半導體器件的制造工序的剖面圖。
圖51為表示圖50之后的半導體器件的制造工序的剖面圖。
圖52為表示圖51之后的半導體器件的制造工序的剖面圖。
圖53為表示圖52之后的半導體器件的制造工序的剖面圖。
圖54為表示圖53之后的半導體器件的制造工序的剖面圖。
圖55為表示圖M之后的半導體器件的制造工序的剖面圖。
圖56為表示圖55之后的半導體器件的制造工序的剖面圖。
圖57為表示圖56之后的半導體器件的制造工序的剖面圖。
圖58為表示圖57之后的半導體器件的制造工序的剖面圖。
圖59為表示圖58之后的半導體器件的制造工序的剖面圖。
圖60為表示實施方式3中封裝的構成例的剖面圖。
圖61為表示導線框的平面圖。
圖62為表示實施方式3中半導體器件的制造工序的剖面圖。
圖63為表示圖62之后的半導體器件的制造工序的剖面圖。
圖64為表示圖63之后的半導體器件的制造工序的剖面圖。
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圖65為表示圖64之后的半導體器件的制造工序的剖面圖。圖66為表示實施方式4中半導體器件的構成(裝置結構)的剖面圖。圖67為表示自半導體基板表面的距離與剪切應力的關系的圖形。圖68為表示實施方式5中半導體器件的構成(裝置結構)的剖面圖。圖69為表示實施方式5中半導體器件的制造工序的剖面圖。圖70為表示圖69之后的半導體器件的制造工序的剖面圖。圖71為表示圖70之后的半導體器件的制造工序的剖面圖。圖72為表示圖71之后的半導體器件的制造工序的剖面圖。
具體實施例方式以下實施方式中為了方便起見如有需要，分為多個部分或實施方式進行說明，但是除特別說明外，它們并不是相互間沒有關系的，其關系在于一方為其他方的一部分或全部的變形例、詳細、補充說明等。另外，在以下實施方式中，涉及到要素的數量等(包括個數、數值、量、范圍等)時， 除特別說明的情況及原理上明顯限定為特定的數量的情況等之外，并不限定為其特定的數量，可以為特定數量以上或以下。進而，在以下實施方式中，其構成要素(還包括要素步驟等)除特別說明的情況及原理上明顯認為為必須的情況等之外，顯然其并不是必須的。同樣，在以下的實施方式中，涉及構成要素等的形狀、位置關系等時，除特別說明的情況及原理上明顯認為不是這樣的的情況等之外，包括實質上與該形狀等近似或類似的情況等。這與上述數值及范圍同樣。另外，在用于說明實施方式的全部附圖中，原則上同一構件使用同一符號，省略其重復說明。需要說明的是，為了使附圖易于理解即使在平面圖中有時也使用影線 (hatching) 0(實施方式1)半導體器件由形成有MISFET等半導體元件與多層布線的半導體芯片、和以覆蓋該半導體芯片的方式形成的封裝形成。對于封裝來說，具有下述功能，(1)將形成在半導體芯片上的半導體元件與外部電路進行電連接的功能，及(2)保護半導體芯片使其不受濕度及溫度等外部環境的影響，防止由振動及沖擊引起的破損及半導體芯片的特性劣化的功能。并且，封裝還兼有下述功能，(3)使半導體芯片易于操作的功能，及(4)排放半導體芯片工作時的放熱，最大限度地使半導體元件發揮功能的功能等。具有上述功能的封裝存在多種。以下說明封裝的構成例。圖1為表示封裝(封裝體)的構成例的剖面圖。圖1中，布線基板WB中，在中央部形成槽，在該槽內配置半導體芯片CHP。進而，在布線基板WB中，形成由導體膜形成的布線CP，在半導體芯片CHP中形成的焊盤PD與該布線CP通過金屬絲W進行電連接。形成在布線基板WB中的布線CP被牽引至布線基板WB的外部，半導體芯片與外部電路通過形成在布線基板WB上的布線CP進行電連接。半導體芯片CHP通過布線基板WB與罩部(蓋部) COV密封，保護其不受濕度及溫度等外部環境的影響。對于封裝來說，為了能夠在各種溫度條件下使用，需要即使應對范圍較廣的溫度變化也能正常工作。從這方面考慮，半導體芯片在被封裝化后，進行溫度循環試驗。此時，為圖1所示的封裝的情況下，由于半導體芯片CHP未被樹脂封固，所以即使封裝遭受范圍較廣的溫度變化，半導體芯片CHP中也不產生應力。S卩，圖1所示的封裝中，半導體芯片CHP未被樹脂覆蓋。因此，認為不會發生在半導體芯片CHP與樹脂之間因熱膨脹率及楊氏模量的不同而引起的應力作用于半導體芯片CHP。由此可知，圖1所示的封裝中，半導體芯片CHP 中產生的應力很少成為問題。此處所謂的應力包括壓縮應力及拉伸應力。接著，說明半導體芯片中施加的應力成為問題的封裝的構成例。圖2為表示封裝的其他構成例的剖面圖。圖2中，在布線基板WB上，搭載半導體芯片CHP。形成在該半導體芯片CHP中的焊盤PD形成與布線基板WB中的端子TE通過金屬絲W進行電連接。布線基板WB的背面，形成作為外部連接端子起作用的焊錫球SB。布線基板WB中，形成在布線基板 WB的主面上的端子TE、與形成在布線基板WB背面的焊錫球SB，通過形成在布線基板WB內部的布線(未圖示)進行電連接。因此，形成在半導體芯片CHP中的焊盤PD，通過金屬絲W 及端子TE與用作外部連接端子的焊錫球SB進行電連接。S卩，圖2所示的封裝形成半導體芯片CHP與外部電路能夠通過焊錫球SB電連接的結構。進而，在圖2所示的封裝中，在布線基板WB的主面側形成樹脂MR。形成在布線基板WB主面上的半導體芯片CHP及金屬絲W被該樹脂MR封固。S卩，在圖2所示的封裝中，以覆蓋半導體芯片CHP的方式形成樹脂MR，半導體芯片CHP通過樹脂MR被保護，使其免受濕度及溫度等外部環境的影響。如上所述，圖2所示的封裝中，由于用樹脂MR將半導體芯片CHP封固，所以通過溫度循環試驗中的溫度變化，半導體芯片CHP上受到應力作用。即，溫度循環試驗引起的范圍較廣的溫度變化施加在封裝上時，由于半導體芯片CHP與樹脂MR的熱膨脹率及楊氏模量的不同，所以在半導體芯片CHP上產生應力。半導體芯片CHP上產生應力時，有可能發生在形成于半導體芯片CHP內的多層布線中出現膜剝離的問題。本實施方式1的目的在于提供一種技術，所述技術抑制由于在半導體芯片CHP上施加的應力而導致在構成多層布線的層間絕緣膜間產生膜剝離。因此，在本實施方式1中作為對象的封裝形成半導體芯片CHP的一部分與樹脂MR接觸的結構。這是由于一般認為在上述封裝中在半導體芯片CHP與樹脂MR之間因為熱膨脹率之差及楊氏模量之差使得半導體芯片CHP上容易產生應力。具體而言，例如，作為本實施方式1的對象的封裝不是圖1 所示的封裝，而是圖2所示的封裝。以下，以半導體芯片CHP的至少一部分被樹脂MR封固的封裝為前提，說明本申請的技術構思，即，能夠抑制由于在半導體芯片CHP上施加應力導致形成在半導體芯片CHP內的層間絕緣膜間的剝離。本實施方式1中，為了抑制因在半導體芯片CHP上施加應力而引起的層間絕緣膜間的剝離，對形成在半導體芯片CHP內部的層間絕緣膜進行鉆研。即，本實施方式1的技術構思不是降低在半導體芯片CHP與樹脂MR之間產生的應力，而是以應力產生為前提，對形成在半導體芯片CHP內部的層間絕緣膜的結構進行研究。首先，說明形成在半導體芯片CHP上的裝置結構。圖3為表示本實施方式1的裝置結構的剖面圖。圖3中，在由單晶硅形成的半導體基板IS上形成多個MISFETQ。多個 MISFETQ形成在被元件分離區域分離的活性區域中，例如，形成如下結構。具體而言，在被元件分離區域分離的活性區域中形成孔，在所述孔上形成MISFETQ。在MISFETQ中，在半導體
20基板IS的主面上，例如，具有由氧化硅膜形成的柵絕緣膜，在所述柵絕緣膜上具有由層合膜形成的柵電極，所述層合膜為聚硅膜與設置在該聚硅膜上的硅化物膜(硅化鎳膜等)的層合膜。柵電極的兩側的側壁中，例如，形成由氧化硅膜形成的側壁，在所述側壁下的半導體基板內與柵電極匹配地形成淺雜質擴散區域。在淺雜質擴散區域的外側與側壁匹配地形成深雜質擴散區域。通過一對淺雜質擴散區域與一對深雜質擴散區域，分別形成MISFETQ 的源極區域與漏極區域。如上所述在半導體基板IS上形成MISFETQ。接下來，如圖3所示，在形成有MISFETQ的半導體基板IS上形成接觸層間絕緣膜 CIL0所述接觸層間絕緣膜CIL例如由層合膜形成，所述層合膜為臭氧TEOS膜和等離子體 TEOS膜的層合膜，所述臭氧TEOS膜通過使用臭氧與TEOS (tetra ethyl ortho silicate) 作為原料的熱CVD法形成，所述等離子體TEOS膜設置在該臭氧TEOS膜上，通過使用TEOS 作為原料的等離子體CVD法形成。形成柱塞PLGl，所述柱塞PLGl貫通所述接觸層間絕緣膜 CIL,達到MISFETQ的源極區域及漏極區域。所述柱塞PLGl例如通過將由鈦/氮化鈦膜(以下，鈦/氮化鈦膜表示由鈦與設置在該鈦上的氮化鈦形成的膜)形成的阻擋導體膜、與形成在該阻擋導體膜上的鎢膜埋入到接觸孔中而形成。鈦/氮化鈦膜是為了防止構成鎢膜的鎢向硅中擴散而設置的膜，在將構成該鎢膜時的WF6(氟化鎢)進行還原處理的CVD法中，用于防止接觸層間絕緣膜CIL及半導體基板IS受到氟作用而造成損壞。需要說明的是，接觸層間絕緣膜CIL可以由氧化硅膜(SW2膜)、SiOF膜、或者氮化硅膜中的任一種膜形成。接著，在接觸層間絕緣膜CIL上形成第1層布線Li。具體而言，第1層布線Ll以埋入到層間絕緣膜ILl中的方式形成，所述層間絕緣膜ILl形成在形成有柱塞PLGl的接觸層間絕緣膜CIL上。即，貫通層間絕緣膜IL在底部露出柱塞PLGl的布線槽中埋入以銅作為主體的膜(以下記作銅膜)，由此形成第1層布線Li。層間絕緣膜ILl例如由SiOC膜、 HSQ(氫基硅倍半氧烷、通過涂布工序形成、具有Si-H鍵的氧化硅膜、或含氫硅倍半氧烷) 膜、或者MSQ(甲基硅倍半氧烷、通過涂布工序形成、具有Si-C鍵的氧化硅膜、或含碳硅倍半氧烷)膜構成。此處，第1層布線Ll在本說明書中有時也稱作第1精細層(fine layer) 0接下來，在形成有第1層布線Ll的層間絕緣膜ILl上，形成第2層布線L2。具體而言，在形成有第1層布線Ll的層間絕緣膜ILl上，形成阻擋絕緣膜BI1，在該阻擋絕緣膜 BIl上形成層間絕緣膜IL2。在層間絕緣膜IL2上形成損壞保護膜DPI。阻擋絕緣膜BIl例如由SiCN膜與設置在該SiCN膜上的SiCO膜的層合膜、SiC膜、或SiN膜中的任一種形成， 層間絕緣膜IL2例如由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜形成。空隙的大小(徑)例如為Inm左右。損壞保護膜DP 1例如由SiOC膜形成。在該阻擋絕緣膜BI1、層間絕緣膜IL2及損壞保護膜DPl中，以埋入的方式形成第2層布線L2及柱塞 PLG2。所述第2層布線L2及柱塞PLG2例如由銅膜形成。需要說明的是，由SiCN膜及SiCO 膜構成的層合膜可以為由第1膜和第2膜構成層合膜，所述第1膜選自SiCN膜或SiN膜， 所述第2膜設置在第1膜上，選自SiCO膜、氧化硅膜或TEOS膜。以下說明的由SiCN膜及 SiCO膜構成的層合膜也同樣。與第2層布線L2同樣地，形成第3層布線L3 第5層布線L5。具體而言，在損壞保護膜DPl上形成阻擋絕緣膜BI2，在該阻擋絕緣膜BI2上形成層間絕緣膜IL3。在層間絕緣膜IL3上形成損壞保護膜DP2。阻擋絕緣膜BI2例如由SiCN膜與設置在該SiCN膜上的SiCO膜的層合膜、SiC膜、或SiN膜中的任一種形成，層間絕緣膜IL3例如由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜形成。損壞保護膜DP2例如由SiOC膜形成。在該阻擋絕緣膜BI2、層間絕緣膜IL3及損壞保護膜DP2中，以埋入的方式形成第2 層布線L3及柱塞PLG3。該第2層布線L3及柱塞PLG3例如由銅膜形成。接下來，在損壞保護膜DPl上形成阻擋絕緣膜BI2，在該阻擋絕緣膜BI2上形成層間絕緣膜IL3。在層間絕緣膜IL3上形成損壞保護膜DP2。阻擋絕緣膜BI2例如由SiCN膜與設置在該SiCN膜上的SiCO膜的層合膜、SiC膜、或SiN膜中的任一種形成，層間絕緣膜 IL3例如由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜形成。損壞保護膜DP2例如由SiOC膜形成。在該阻擋絕緣膜BI2、層間絕緣膜IL3及損壞保護膜DP2中，以埋入的方式形成第3層布線L3及柱塞PLG3。該第2層布線L3及柱塞PLG3例如由銅膜形成。接著，在損壞保護膜DP2上形成阻擋絕緣膜BI3，在該阻擋絕緣膜BI3上形成層間絕緣膜IL4。在層間絕緣膜IL4上形成損壞保護膜DP3。阻擋絕緣膜BI3例如由SiCN膜與設置在該SiCN膜上的SiCO膜的層合膜、SiC膜、或SiN膜中的任一種形成，層間絕緣膜IL4 例如由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜形成。損壞保護膜 DP3例如由SiOC膜形成。在該阻擋絕緣膜BI3、層間絕緣膜IL4及損壞保護膜DP3種，以埋入的方式形成第4層布線L4及柱塞PLG4。該第4層布線L4及柱塞PLG4例如由銅膜形成。進而，在損壞保護膜DP3上形成阻擋絕緣膜BI4，在該阻擋絕緣膜BI4上形成層間絕緣膜IL5。在層間絕緣膜IL5上形成損壞保護膜DP4。阻擋絕緣膜BI4例如由SiCN膜與在設置該SiCN膜上的SiCO膜的層合膜、SiC膜、或SiN膜中的任一種形成，層間絕緣膜IL5 例如由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜形成。損壞保護膜 DP4例如由SiOC膜形成。在該阻擋絕緣膜BI4、層間絕緣膜IL5及損壞保護膜DP4中，以埋入的方式形成第5層布線L5及柱塞PLG5。該第5層布線L5及柱塞PLG5例如由銅膜形成。 此處，在本說明書中有時也將第2層布線L2 第5層布線L5 —并稱作第2精細層。接下來，在損壞保護膜DP4上形成阻擋絕緣膜BI5，在該阻擋絕緣膜BI5上形成層間絕緣膜IL6。阻擋絕緣膜BI5例如由SiCN膜與設置在該SiCN膜上的SiCO膜的層合膜、 SiC膜、或SiN膜中的任一種形成，層間絕緣膜IL6例如由SiOC膜、HSQ膜、或者MSQ膜形成。 在該阻擋絕緣膜BI5、層間絕緣膜IL6中，以埋入的方式形成第6層布線L6及柱塞PLG6。該第6層布線L6及柱塞PLG6例如由銅膜形成。接著，在層間絕緣膜IL6上形成阻擋絕緣膜BI6，在該阻擋絕緣膜BI6上形成層間絕緣膜IL7。阻擋絕緣膜BI6例如由SiCN膜與設置在該SiCN膜上的SiCO膜的層合膜、SiC 膜、或SiN膜中的任一種形成，層間絕緣膜IL7例如由SiOC膜、HSQ膜、或者MSQ膜形成。在該阻擋絕緣膜BI6、層間絕緣膜IL7中，以埋入的方式形成第7層布線L7及柱塞PLG7。該第7層布線L7及柱塞PLG7例如由銅膜形成。此處，在本說明書中有時也將第6層布線L6 與第7層布線L7 —并稱作半球狀層。進而，在層間絕緣膜IL7上形成阻擋絕緣膜BI7a，在該阻擋絕緣膜BI7a上形成層間絕緣膜IL8a。在層間絕緣膜ILSa上形成蝕刻停止絕緣膜BI7b，在該蝕刻停止絕緣膜BI7b 上形成層間絕緣膜IL8b。阻擋絕緣膜BI7a例如由SiCN膜與SiCO膜的層合膜、SiC膜、或 SiN膜中的任一種形成，蝕刻停止絕緣膜BI7b例如由SiCN膜、SiC膜、或SiN膜中的任一種形成，層間絕緣膜ILSa及層間絕緣膜ILSb例如由氧化硅膜(3102膜)、510 膜、TEOS膜形成。在阻擋絕緣膜BI7a及層間絕緣膜ILSa中，以埋入的方式形成柱塞PLG8，在蝕刻停止絕緣膜BI7b及層間絕緣膜ILSb中，以埋入的方式形成第8層布線L8。該第8層布線L8及柱塞PLG8例如由銅膜形成。此處，在本說明書中有時也將第8層布線L8稱作球狀層。接下來，在層間絕緣膜ILSb上形成阻擋絕緣膜BI8，在該阻擋絕緣膜BI8上形成層間絕緣膜IL9。阻擋絕緣膜BI8例如由SiCN膜與SiCO膜的層合膜、SiC膜、或SiN膜中的任一種形成，層間絕緣膜IL9例如由氧化硅膜(3102膜)、510 膜、TEOS膜形成。在阻擋絕緣膜BI8及層間絕緣膜IL9中，以埋入的方式形成柱塞PLG9。在層間絕緣膜IL9上形成第 9層布線L9。柱塞PLG9與第9層布線L9例如由鋁膜形成。在第9層布線L9上，形成用作表面保護膜的鈍化膜PAS，第9層布線L9的一部分從在該鈍化膜PAS中形成的開口部露出。該第9層布線L9中露出的區域成為焊盤PD。鈍化膜PAS具有保護其免受雜質侵入的功能，例如，由氧化硅膜與設置在該氧化硅膜上的氮化硅膜形成。在鈍化膜PAS上形成聚酰亞胺膜PI。該聚酰亞胺膜PI也在形成焊盤PD的區域開口。金屬絲W與焊盤PD連接，在包括連接有金屬絲W的焊盤PD上的聚酰亞胺膜PI上， 通過樹脂MR封固。如圖3所示的裝置結構如上所述地構成，以下說明更詳細的構成之一例。圖4為表示圖3所示的裝置結構中第1層布線(第1精細層)L1、與形成在該第1 層布線Ll上的第2層布線(第2精細層)L2的剖面圖。圖4中，第1層布線Ll例如形成于布線槽中，所述布線槽形成在由SiOC膜形成的層間絕緣膜ILl上。具體而言，第1層布線 Ll由阻擋導體膜BMl和銅膜Cul構成，所述阻擋導體膜BMl由形成在布線槽內壁上的鉭/ 氮化鉭膜(以下鉭/氮化鉭膜表示由氮化鉭和形成在該氮化鉭上的鉭構成的膜)或鈦/氮化鈦膜形成，所述銅膜Cul形成在該阻擋導體膜BMl上，以埋入布線槽的方式形成。如上所述在形成于層間絕緣膜ILl中的布線槽中不直接形成銅膜而形成阻擋導體膜BM1，是為了防止構成銅膜的銅因熱處理等而擴散到構成半導體基板IS的硅中。S卩，由于銅原子向硅中擴散的擴散常數比較大，所以容易向硅中擴散。此時，在半導體基板IS中形成MISFETQ等半導體元件，銅原子在所述形成區域中擴散時引起以耐壓不良等為代表的半導體元件的特性劣化。因此，設置阻擋導體膜BMl使得銅原子不會從構成第1層布線的銅膜中擴散。艮口， 可知阻擋導體膜BMl為具有防止銅原子擴散的功能的膜。如圖4所示，在形成有第1層布線Ll的層間絕緣膜ILl上形成阻擋絕緣膜BI1，在該阻擋絕緣膜BIl上形成層間絕緣膜IL2。在層間絕緣膜IL2上形成損壞保護膜DPI。此時，阻擋絕緣膜BIl由SiCN膜BIla與SiCO膜BIlb的層合膜構成，層間絕緣膜IL2例如由具有空隙的SiOC膜構成。進而，損壞保護膜DPl由SiOC膜構成。在阻擋絕緣膜BI1、層間絕緣膜IL2與損壞保護膜DPl中，以埋入的方式形成第2層布線L2及柱塞PLG2。該第2層布線L2及柱塞PLG2也由阻擋導體膜BM2與銅膜Cu2的層合膜形成。接著，圖5為表示圖3所示的裝置結構中第7層布線(半球狀層)L7、與形成在該第7層布線上的第8層布線(球狀層)L8的剖面圖。在圖5中，阻擋絕緣膜BI6由SiCN膜 BI6a及SiCO膜BI6b形成，阻擋絕緣膜BI7a由SiCN膜BI7al及SiCO膜BI7a2形成。蝕刻停止絕緣膜BI7b由SiCN膜形成。進而，第7層布線L7及柱塞PLG7由阻擋導體膜BM7與銅膜Cu7的層合膜構成，第8層布線L8及柱塞PLG8也由阻擋導體膜BM8與銅膜CuS的層合膜構成。圖4及圖5中，已經對第1層布線Li、第2層布線L2、第7層布線L7及第8層布線L8進行了說明，構成第1層布線Ll 第8層布線L8的全部的銅布線及柱塞由銅膜與阻擋導體膜的層合膜構成。進而，全部的阻擋絕緣膜也由SiCN膜與SiCO膜的層合膜構成。如上所述，本實施方式1的半導體器件中，例如為具有第1層布線Ll 第9層布線L9的多層布線結構。此時，構成多層布線結構的各層間絕緣膜由不同種類的膜形成。這是由于各層間絕緣膜所要求的功能不同。即，基于各層間絕緣膜所要求的功能，選擇適合各層間絕緣膜的材料膜。具體而言，基于材料膜的物性適用于各層間絕緣膜。以下，嘗試從物性的觀點考慮，對各層間絕緣膜使用的材料膜進行分類。首先，嘗試從物性的一例即介電常數(相對介電常數)的觀點考慮進行分類。圖6為從相對介電常數的觀點考慮，將本實施方式1的層間絕緣膜中使用的材料膜進行分類的表。如圖6所示， 氧化硅膜(SW2膜)、氮化硅膜(SiN膜)、TEOS膜、SiOF膜、SiCN膜、SiC膜及SiCO膜的相對介電常數為3. 5以上，所以在本說明書中將上述膜分類為高介電常數膜。另一方面，SiOC 膜、HSQ膜及MSQ膜的相對介電常數為2. 8以上、小于3. 5，因此分類為中介電常數膜。進而，具有空隙的SiOC膜、具有空隙的HSQ膜及具有空隙的MSQ膜的相對介電常數小于2. 8， 所以分類為低介電常數膜。如上所述，從相對介電常數的觀點考慮本實施方式1中使用的層間絕緣膜(還包括阻擋絕緣膜及損壞保護膜)能夠分類為高介電常數膜、中介電常數膜、 和低介電常數膜。接下來，嘗試從物性的其他例即楊氏模量的觀點進行分類。圖7為從楊氏模量的觀點考慮將本實施方式1的層間絕緣膜中使用的材料膜進行分類的表。如圖7所示，氧化硅膜(SiA膜)、氮化硅膜(SiN膜)、TEOS膜、SiOF膜、SiCN膜、SiC膜及SiCO膜的楊氏模量為30(GPa)以上，所以在本說明書中將上述膜分類為高楊氏模量膜。另一方面，SiOC膜、 HSQ膜及MSQ膜的楊氏模量為15(GPa)以上、且小于30 (GPa)，因此分類為中楊氏模量膜。進而，具有空隙的SiOC膜、具有空隙的HSQ膜及具有空隙的MSQ膜的楊氏模量小于15 (GPa)， 因此分類為低楊氏模量膜。如上所述，從楊氏模量的觀點考慮，本實施方式1中使用的層間絕緣膜(還包括阻擋絕緣膜及損壞保護膜)能夠分類為高楊氏模量膜、中楊氏模量膜、和低楊氏模量膜。進而，嘗試從物性的其他例即密度的觀點考慮進行分類。圖8為從密度的觀點考慮將本實施方式1的層間絕緣膜中使用的材料膜進行分類的表。如圖8所示，氧化硅膜 (SiO2膜)、氮化硅膜(SiN膜)、TE0S膜、SiOF膜、SiCN膜、SiC膜及SiCO膜的密度為1.7(g/ cm3)以上，所以在本說明書中將上述膜分類為高密度膜。另一方面，SiOC膜、HSQ膜及MSQ 膜的密度為1.38(g/cm3)以上、且小于1.7(g/cm3)，因此分類為中密度膜。進而，具有空隙的SiOC膜、具有空隙的HSQ膜及具有空隙的MSQ膜的密度小于1. 38 (g/cm3)，因此分類為低密度膜。如上所述，從密度的觀點考慮，本實施方式1中使用的層間絕緣膜(還包括阻擋絕緣膜及損壞保護膜)能夠分類為高密度膜、中密度膜、和低密度膜。如上所述能夠從相對介電常數、楊氏模量及密度的觀點，將構成層間絕緣膜的材料膜進行分類，可知材料膜的上述物性(相對介電常數、楊氏模量及密度)中彼此間存在相關關系。即，相對介電常數氧化硅膜(3丨02膜)、氮化硅膜(SiN膜)、TE0S膜、SiOF膜、SiCN 膜、SiC膜及SiCO膜，從相對介電常數的觀點考慮分類為高介電常數膜，同時從楊氏模量的觀點考慮，分類為高楊氏模量膜，并且，從密度的觀點考慮，分類為高密度膜。即，使用本說明書的分類時，構成層間絕緣膜的材料膜中作為高介電常數膜的膜也為高楊氏模量膜，也為高密度膜。同樣，SiOC膜、HSQ膜及MSQ膜為中介電常數膜，也為中楊氏模量膜，也為中密度膜。進而，具有空隙的SiOC膜、具有空隙的HSQ膜及具有空隙的MSQ膜為低介電常數膜， 也為低楊氏模量膜，也為低密度膜。換而言之，考慮到層間絕緣膜所使用的膜時，能夠認為相對介電常數高的膜具有楊氏模量也高、并且密度也增高的性質。另一方面，也可以說相對介電常數低的膜具有楊氏模量也低、并且密度也低的性質。如上所述，在構成層間絕緣膜(包括阻擋絕緣膜及損壞保護膜)的材料膜中，用圖說明在相對介電常數、楊氏模量及密度之間存在相關關系。圖9為表示構成層間絕緣膜的材料膜的相對介電常數與楊氏模量的關系的圖形。 圖9中，橫軸表示相對介電常數，縱軸表示楊氏模量(GPa)。可知圖9所示的曲線具有大致的比例關系。即，可知對于構成層間絕緣膜的材料膜來說，如果相對介電常數升高則楊氏模量也升高，相反，如果相對介電常數降低則楊氏模量也降低。因此，在圖9中，將相對介電常數的值小于2. 8的區域中存在的膜作為低介電常數膜，將相對介電常數的值為2. 8以上且小于3. 5的區域中存在的膜作為中介電常數膜。進而，將相對介電常數的值為3. 5以上區域中存在的膜作為高介電常數膜。接下來，圖10也表示構成層間絕緣膜的材料膜的相對介電常數與楊氏模量的關系的圖形。圖10中，橫軸表示相對介電常數，縱軸表示楊氏模量(GPa)。可知圖10所示的曲線具有大致的比例關系。即，可知對于構成層間絕緣膜的材料膜來說，如果相對介電常數升高則楊氏模量也升高，相反，如果相對介電常數降低則楊氏模量也降低。因此，在圖10 中，著眼于楊氏模量，將楊氏模量的值在小于15(GPa)的區域中存在的膜作為低楊氏模量膜，將楊氏模量的值在15 (GPa)以上且小于30(GPa)的區域中存在的膜作為中楊氏模量膜。 進而，將楊氏模量的值在30(GPa)以上的區域中存在的膜作為高楊氏模量膜。接著，圖11為表示構成層間絕緣膜的材料膜的相對介電常數與密度的關系的圖形。圖11中，橫軸表示相對介電常數，縱軸表示密度(g/cm3)。可知圖11所示的曲線具有大致的比例關系。即，可知對于構成層間絕緣膜的材料膜來說，如果相對介電常數升高則密度也升高，相反，如果相對介電常數降低則密度也降低。因此，在圖11中，著眼于密度，將密度的值在小于1.38 (g/cm3)的區域中存在的膜作為低密度膜，將密度的值為1.38 (g/cm3)以上且小于1.7 (g/cm3)的區域中存在的膜作為中密度膜。進而，將密度的值為1.7 (g/cm3)以上的區域中存在的膜作為高密度膜。綜上所述，SiO2膜、SiN 膜、TEOS 膜、SiOF 膜、SiCN 膜、SiCO 膜、SiC 膜、SiOC 膜、 HSQ膜、MSQ膜、具有空隙的SiOC膜、具有空隙的HSQ膜、具有空隙的MSQ膜的各自的介電常數、密度、楊氏模量如下所述。具體而言，各自的介電常數、密度、楊氏模量為3102膜(介電常數3.8、楊氏模量706 ￡1、密度2. 2g/cm3)、SiN膜(介電常數6. 5、楊氏模量185Gpa、密度3. 4g/cm3)、TEOS膜(介電常數4. 1、楊氏模量90Gpa、密度2. 2g/cm3)、SiOF膜(介電常數3. 4 3. 6、楊氏模量50 60Gpa、密度2. 2g/cm3)、SiCN膜(介電常數4. 8、楊氏模量 116Gpa、密度 1. 86g/cm3)、SiCO 膜(介電常數 4. 5、楊氏模量 llOGpa、密度 1. 93g/cm3)、SiC 膜(介電常數3. 5、楊氏模量40GPa、密度3. 3g/cm3) ,SiOC膜(介電常數2. 7 2. 9、楊氏模量15 20Gpa、密度1. 38 1. 5g/cm3)、HSQ膜(介電常數2. 8 3、楊氏模量8 IOGpa)、 MSQ膜(2. 7 2. 9、楊氏模量15 20GPa、密度1. 4 1. 6g/cm3)、具有空隙的SiOC膜(介電常數2. 7、楊氏模量llGPa、密度1. 37g/cm3)、具有空隙的HSQ膜(介電常數2. O 2. 4、楊
25氏模量6 8)、具有空隙的MSQ膜(介電常數2. 2 2. 4、楊氏模量4 6GPa、密度1. 2g/
3\
cm ； ο如上所述，本實施方式1中，從物性的觀點考慮，將各層間絕緣膜使用的材料膜進行分類。以下，將分類的材料膜的物性也考慮在內，一邊參照圖3—邊說明各層間絕緣膜的功能。圖3中，首先，接觸層間絕緣膜CIL例如由臭氧TEOS膜與等離子體TEOS膜的層合膜形成，所述臭氧TEOS膜通過使用臭氧與TEOS作為原料的熱CVD法形成，所述等離子體 TEOS膜設置在該臭氧TEOS膜上、通過使用TEOS作為原料的等離子體CVD法形成。由TEOS 膜形成接觸層間絕緣膜CIL的理由在于，TEOS膜是對基底臺階差的被覆性良好的膜。形成接觸層間絕緣膜CIL的基底為在半導體基板IS上形成了 MISFETQ的具有凹凸的狀態。艮口， 由于在半導體基板IS上形成MISFETQ，所以在半導體基板IS的表面形成柵電極，成為具有凹凸的基底。因此，如果不是對具有凹凸的臺階差被覆性良好的膜，則無法將微細的凹凸埋入，成為產生空隙等的原因。因此，接觸層間絕緣膜CIL使用TEOS膜。原因在于，對于以 TEOS作為原料的TEOS膜，作為原料的TEOS在成為氧化硅膜之前形成中間體，變得易于在成膜表面移動，所以對基底臺階差的被覆性提高。由于接觸層間絕緣膜由TEOS膜構成，所以換而言之，也可以說接觸層間絕緣膜CIL由高介電常數膜、高楊氏模量膜或者高密度膜形成。接著，說明構成第2精細層(第2層布線L2 第5層布線L5)的層間絕緣膜IL2 IL5。層間絕緣膜IL2 IL5例如由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜構成。因此，根據本實施方式1的分類，層間絕緣膜IL2 IL5由低介電常數膜形成。如上所述由低介電常數膜構成層間絕緣膜IL2 IL5的理由如下所述。S卩，構成第2精細層的第2層布線L2 第5層布線L5是多層布線中也進行微細化的布線層。因此，要求第2精細層的布線間隔變得狹窄，降低布線間的寄生電容。因此， 在布線間隔狹窄的第2精細層中，由低介電常數膜構成層間絕緣膜IL2 IL5。這是由于通過由低介電常數膜構成層間絕緣膜IL2 IL5，能夠降低布線間的寄生電容。進而，構成第2精細層的第2層布線L2 第5層布線L5由銅布線形成。這是為了抑制隨著第2層布線L2 第5層布線L5的微細化而引起的布線電阻的增加。即，在第2 層布線L2 第5層布線L5中，通過使用電阻小于鋁布線的銅布線，能夠降低布線電阻。由此，對于微細化逐步進行的第2精細層來說，通過使用銅布線減小布線電阻，同時通過由低介電常數膜構成層間絕緣膜IL2 IL5，能夠降低布線間的寄生電容。通過該協同效果，能夠抑制經布線傳達的電信號的延遲。此處，由于第2精細層的第2層布線L2 第5層布線L5使用銅布線，所以需要防止銅原子的擴散。因此，對于第2精細層來說，通過在布線槽中間隔阻擋導體膜形成銅膜， 構成銅布線。即，第2精細層中，不是直接在布線槽中埋入銅膜，而是在布線槽的側面及底面形成阻擋導體膜，在該阻擋導體膜上形成銅膜。由此，通過阻擋導體膜防止構成銅膜的銅原子擴散。此時，阻擋導體膜僅在布線槽的側面和底面形成。因此，銅原子可能從布線槽的上部擴散。不在布線槽的上部形成阻擋導體膜的原因在于，在布線槽的上部形成阻擋導體膜時，使得在多個布線槽上形成阻擋導體膜。這意味著在多個布線槽中形成的銅布線通過在多個布線槽的上部形成的阻擋導體膜導通，由此導致彼此不同的銅布線短路。因此，不能在銅布線的上部形成阻擋導體膜。但是，需要防止銅原子從布線槽的上部擴散。因此，在銅布線的上部形成為絕緣膜的、且具有防止銅原子擴散功能的阻擋絕緣膜BIl BI4。該阻擋絕緣膜BIl BI4例如由 SiCN膜與SiCO膜的層合膜形成。由此，能夠防止銅原子從銅布線擴散。即，通過阻擋導體膜防止銅原子從形成有銅布線的布線槽的側面和底部擴散，通過阻擋絕緣膜防止銅原子從布線槽的上部擴散。因此，第2精細層(第2層布線L2 第5層布線L5)中，在銅布線的正上方形成阻擋絕緣膜BIl BI4，在該阻擋絕緣膜BIl BI4上形成由低介電常數膜構成的層間絕緣膜IL2 IL5。由于阻擋絕緣膜BIl BI4由SiCN膜及SiCO膜形成，所以阻擋絕緣膜 BIl BI4由高介電常數膜、高楊氏模量膜、換而言之由高密度膜形成。進而，第2精細層中，由低介電常數膜形成層間絕緣膜IL2 IL5。換而言之，該低介電常數膜能夠稱為低楊氏模量膜。所謂低楊氏模量膜，為楊氏模量低的膜，楊氏模量低意味著物理機械強度弱。因此，從降低布線間的寄生電容的觀點考慮，期望由低介電常數膜形成層間絕緣膜IL2 IL5，另一方面，由于變為低楊氏模量膜，所以從機械強度的觀點考慮， 不太理想。因此，為了增強由低介電常數膜構成的層間絕緣膜IL2 IL5的各自的上部的機械強度，設置損壞保護膜DPl DP4。損壞保護膜DPl DP4例如為由SiOC膜形成的中楊氏模量膜。因此，機械強度高于作為低楊氏模量膜的層間絕緣膜IL2 IL5。由此，通過損壞保護膜DPl DP4能夠增強機械強度弱的層間絕緣膜IL2 IL5的表面。需要說明的是，損壞保護膜DPl DP4為中介電常數膜，介電常數高于構成層間絕緣膜IL2 IL5的低介電常數膜。因此，將損壞保護膜DPl DP4的膜厚增加得過厚時，由于削弱了使層間絕緣膜IL2 IL5為低介電常數膜的效果，所以期望在能夠增強層間絕緣膜IL2 IL5的機械強度的前提下，盡量使其薄。如上所述，第2精細層中，作為多個布線層間的構成，首先，在銅布線的正上方形成阻擋絕緣膜BIl BI4，在該阻擋絕緣膜BIl BI4上形成層間絕緣膜IL2 IL5。在層間絕緣膜IL2 IL5各自的表面形成損壞保護膜DPl DP4。S卩，第2精細層中，出于降低布線間的寄生電容的目的，層間絕緣膜IL2 IL5使用低介電常數膜，并且，出于防止銅原子從銅布線的擴散的目的，使用阻擋絕緣膜BIl BI4。進而，為了增強作為低楊氏模量膜的層間絕緣膜IL2 IL5的機械強度，在層間絕緣膜IL2 IL5的各自的表面設置損壞保護膜DPl DP4。接下來，對構成半球狀層(第6層布線L6 第7層布線L7)的層間絕緣膜IL6 IL7進行說明。層間絕緣膜IL6 IL7例如由SiOC膜形成。即，構成半球狀層的層間絕緣膜IL6 IL7由中介電常數膜、中楊氏模量膜、換而言之由中密度膜形成。其理由如下所述。例如，從降低布線間的寄生電容的觀點考慮，認為半球狀層也使用低介電常數膜。 但是，半球狀層是設置在第2精細層的上層的層，半球狀層是比第2精細層更接近焊盤PD 的層。因此，例如，在電特性檢查時焊盤PD與探針(probe)接觸，此時半球狀層容易被探針損壞。進而，在將半導體基板IS單片化為多個半導體芯片的切割工序等裝配工序中，半球狀層是與位于下層的第2精細層相比更易受損壞的層。因此，為了具有應對上述各種損壞的耐性，半球狀層需要具有一定程度的機械強度。因此，由低楊氏模量膜(低介電常數膜) 構成半球狀層時，有可能無法保持機械強度而導致破壞。即，期望半球狀層使用機械強度高的膜。另一方面，雖然形成在半球狀層中的布線的布線間隔與第2精細層相比變大，但是仍為降低寄生電容所需的距離。即，如果構成半球狀層的層間絕緣膜IL6 IL7由高楊氏模量膜(高介電常數膜)構成，則能夠提高機械強度，但導致介電常數增大的布線間的寄生電容變大。即，對于半球狀層來說，需要兼顧確保機械強度、和降低布線間的寄生電容兩者。因此，構成半球狀層的層間絕緣膜IL6 IL7使用中楊氏模量膜(中介電常數膜)。例如，構成半球狀層的層間絕緣膜IL6 IL7使用中介電常數膜，由此能夠一定程度地減小層間絕緣膜IL6 IL7的介電常數，并且，能夠一定程度地確保層間絕緣膜IL6 IL7的機械強度。由于構成該半球狀層的布線也由銅布線構成，所以與第2精細層同樣，在銅布線的上部形成為絕緣膜的、且具有防止銅原子擴散功能的阻擋絕緣膜BI5 BI6。該阻擋絕緣膜BI5 BI6例如由SiCN膜和SiCO膜的層合膜形成，所以阻擋絕緣膜BI5 BI6由高介電常數膜(高楊氏模量膜、高密度膜)形成。提高該阻擋絕緣膜BI5 BI6，能夠防止銅原子從銅布線擴散。如上所述，對于半球狀層來說，作為多個布線層間的構成，首先，在銅布線的正上方形成阻擋絕緣膜BI5 BI6，在該阻擋絕緣膜BI5 BI6上形成層間絕緣膜IL6 IL7。 對于該半球狀層來說，為了同時實現降低布線間的寄生電容、和確保機械強度，層間絕緣膜 IL6 IL7使用中介電常數膜，并且，為了防止銅原子從銅布線擴散，使用阻擋絕緣膜BI5 BI6。接下來，說明構成球狀層(第8層布線L8)的層間絕緣膜ILSa IL8b。層間絕緣膜ILSa ILSb例如由氧化硅膜或TEOS膜形成。即，構成球狀層的層間絕緣膜ILSa ILSb由高介電常數膜、高楊氏模量膜、換而言之由高密度膜形成。其理由如下所述。球狀層位于半球狀層的上層，是位于焊盤PD的正下方的層。因此，與位于下層的半球狀層相比，球狀層更容易被探針損壞。進而，在將半導體基板IS單片化為多個半導體芯片的切割工序等裝配工序中，與位于下層的半球狀層相比，球狀層是更容易受到損壞的層。因此，可知為了具有應對上述各種損壞的耐性，與半球狀層相比，球狀層是更需要機械強度的層。因此，球狀層由機械強度高的高楊氏模量膜(高介電常數膜)構成。由此，能夠保持球狀層的機械強度，能夠具有應對探針損壞及裝配工序中的損壞的耐性。此處，所謂由高楊氏模量膜構成球狀層，意味著由高介電常數膜構成球狀層。因此，認為構成球狀層的布線間的寄生電容成為問題。但是，球狀層是上層的布線，與第2精細層及半球狀層相比，布線的寬度也大，并且，布線間隔也變大。因此，與第2精細層及半球狀層相比，寄生電容的影響少。對于球狀層來說，與寄生電容降低相比，機械強度的增強是優先的。由于構成該球狀層的布線也由銅布線構成，所以與第2精細層及半球狀層同樣， 在銅布線的上部形成為絕緣膜的、且具有防止銅原子擴散功能的阻擋絕緣膜BI7a。該阻擋絕緣膜BI7a例如由SiCN膜與SiCO膜的層合膜形成，因此，阻擋絕緣膜BI7a由高介電常數膜(高楊氏模量膜、高密度膜)形成。通過該阻擋絕緣膜BI7a，能夠防止銅原子從銅布線擴散。如上所述，對于球狀層來說，作為多個布線層間的構成，首先，在銅布線的正上方形成阻擋絕緣膜BI7a，在該阻擋絕緣膜BI7a上形成層間絕緣膜IL8a。在該層間絕緣膜ILSa 上形成蝕刻停止絕緣膜BI7b，在該蝕刻停止絕緣膜BI7b上形成層間絕緣膜IL8b。對于該
28球狀層來說，由于最優先考慮確保機械強度，所以層間絕緣膜ILSa ILSb使用高楊氏模量膜，并且，出于防止銅原子從銅布線擴散的目的，使用阻擋絕緣膜BI7a。需要說明的是，使半球狀層及球狀層形成如上所述的結構的理由，還包括以下方面。在精細層的布線間距及柵電極配置間距比本實施方式1的裝置大的、以往的裝置中，本實施方式1的半球狀層變為以往裝置的精細層，本實施方式1的球狀層變為以往裝置的半球狀層、或球狀層。如上所述通過將以往裝置的布線層適用于本實施方式1的裝置的半球狀層及球狀層，具有能夠削減開發成本及開發時間的效果。接著，說明本實施方式1的特征。上述層間絕緣膜的功能的說明是針對接觸層間絕緣膜CIL、第2精細層、半球狀層及球狀層進行說明的，沒有針對第1精細層(第1層布線 Li)進行說明。此處，第1精細層的結構為本實施方式1的特征，以下說明該特征點。圖3中，構成第1精細層的層間絕緣膜ILl例如由SiOC膜構成。S卩，構成第1精細層的層間絕緣膜ILl由中介電常數膜、中楊氏模量膜、換而言之由中密度膜構成。特別是， 從層間絕緣膜ILl的特征功能來說，可以說層間絕緣膜ILl由中楊氏模量膜構成。如上所述通過由中楊氏模量膜形成構成第1精細層的層間絕緣膜IL1，即使在層間絕緣膜的一部分(第2精細層)使用介電常數低于氧化硅膜的低介電常數膜的情況下，也能夠防止低介電常數膜的膜剝離，提高半導體器件的可靠性。關于該理由，一邊與比較例進行比較一邊說明。半導體芯片通過所謂后工序進行封裝化。例如，在后工序中，將半導體芯片搭載在布線基板上，之后將形成在半導體芯片上的焊盤、與形成在布線基板上的端子通過金屬絲連接。之后，將用樹脂對半導體芯片進行封固所得的半導體芯片進行封裝化(參照圖幻。制備完成的封裝為了能夠在各種溫度條件下使用，需要即使應對范圍較廣的溫度變化也正常工作。由此，半導體芯片在被封裝化后進行溫度循環試驗。例如，對用樹脂將半導體芯片封固后的封裝實施溫度循環試驗時，在樹脂和半導體芯片中，由于熱膨脹率及楊氏模量不同，所以在半導體芯片上施加應力。在這種情況下， 層間絕緣膜的一部分使用了低介電常數膜的半導體芯片中，特別是在低介電常數膜中產生膜剝離。即，判明通過溫度循環試驗中實施的溫度變化，由于半導體芯片與樹脂間的熱膨脹率及楊氏模量不同，所以在半導體芯片中產生應力，由于在該半導體芯片中產生的應力，在比較例中在低介電常數膜中產生膜剝離。在半導體芯片內產生層間絕緣膜的膜剝離時，半導體芯片作為裝置變得不良，半導體器件的可靠性變得降低。對發生上述低介電常數膜的膜剝離的比較例的構成進行說明。在比較例中，接觸層間絕緣膜CIL、第2精細層、半球狀層及球狀層的構成與本實施方式1相同。在比較例中， 與本實施方式1的不同點在于，構成第1精細層的層間絕緣膜ILl例如由TEOS膜構成。艮口， 比較例中，構成第1精細層的層間絕緣膜ILl由高楊氏模量膜形成。考慮到布線的加工容易性，如上所述由TEOS膜形成層間絕緣膜IL1。該比較例的構成中，半導體基板IS為高楊氏模量，接觸層間絕緣膜CIL也為高楊氏模量膜。形成在接觸層間絕緣膜CIL上層的層間絕緣膜ILl也為高楊氏模量膜，形成在層間絕緣膜ILl上的阻擋絕緣膜BIl也為高楊氏模量膜。即，自半導體基板IS開始至接觸層間絕緣膜CIL與層間絕緣膜ILl與阻擋絕緣膜BIl為止形成一體化的高楊氏模量層。比較例中，在該一體化的高楊氏模量層上形成由低介電常數膜形成的層間絕緣膜IL2。
此處，本發明人深入研究結果首次發現，由于半導體芯片與樹脂的熱膨脹率和楊氏模量的不同，在半導體芯片內產生應力，在半導體芯片內產生的應力越接近多層布線層的下層越大，并且，在楊氏模量不同的界面被施加最大應力。由此表明，比較例中，在與一體化的高楊氏模量層接觸的層間絕緣膜IL2的界面被施加最大應力。最下層的布線層為第1 精細層，在比較例的情況下，構成第1精細層的層間絕緣膜ILl為與半導體基板IS及接觸層間絕緣膜CIL相同的高楊氏模量膜，楊氏模量的差異少。因此，第1精細層為最下層布線， 在構成第1精細層的層間絕緣膜ILl與接觸層間絕緣膜CIL的界面工作應力未變得最大。 接著，位于第1精細層的接下來的下層的層為第2精細層。該構成第2精細層的層間絕緣膜 IL2為低楊氏模量膜，與一體化的高楊氏模量層接觸。因此，第2精細層接近多層布線層的下層，并且，成為楊氏模量不同的界面，因此在作為低楊氏模量膜的層間絕緣膜IL2與一體化的高楊氏模量層接觸的界面被施加最大的應力。此時，層間絕緣膜IL2為低楊氏模量膜， 由于其機械強度低，所以在層間絕緣膜IL2與一體化的高楊氏模量層的界面施加超過層間絕緣膜IL2的臨界應力的大應力時，作為低楊氏模量膜的層間絕緣膜IL2從一體化的高楊氏模量層剝離。在半導體芯片內產生層間絕緣膜IL2的膜剝離時，半導體芯片作為裝置變得不良，半導體器件的可靠性變得降低。由此可知，在比較例中產生下述問題與一體化的高楊氏模量層接觸的層間絕緣膜IL2(低楊氏模量膜)發生膜剝離，半導體器件的可靠性降低。此處，一般考慮如果將一體化的高楊氏模量層、與作為低楊氏模量膜的層間絕緣膜IL2的楊氏模量的差異減小，則是否能夠降低在層間絕緣膜IL2中施加的應力。即，認為由提高層間絕緣膜IL2的楊氏模量的材料構成層間絕緣膜IL2。但是，由于楊氏模量與介電常數具有大致的比例關系，所以可以說楊氏模量高的膜為介電常數高的膜。因此，雖然層間絕緣膜IL2由低介電常數膜構成，但是用楊氏模量高的膜作為層間絕緣膜IL2時，層間絕緣膜IL2的介電常數升高，第2精細層的寄生電容增加。結果，半導體器件的裝置性能變得劣化。另一方面，還認為應選擇下述樹脂材料，所述樹脂材料能夠降低封固半導體芯片的樹脂與半導體芯片之間的熱膨脹率及楊氏模量的差。即，從降低熱膨脹率及楊氏模量的差的觀點考慮，一般認為通過選擇樹脂的材料來降低半導體芯片與樹脂之間產生的應力。 但是，在這種情況下，很可能會導致樹脂的流動性降低，引起填充不良。因此，現狀是還沒有對策能夠有效地防止在與一體化的高楊氏模量層接觸的層間絕緣膜IL2(低楊氏模量膜)中產生膜剝離。因此，在本實施方式1中提供下述技術構思能夠在不導致半導體器件性能劣化的情況下有效防止在與一體化的高楊氏模量層接觸的層間絕緣膜IL2(低楊氏模量膜)中產生膜剝離。以下具體說明本實施方式1中的技術構思。圖3中，本實施方式1的特征在于，由中楊氏模量膜形成構成第1精細層的層間絕緣膜ILl。S卩，本實施方式1中，由SiOC膜、HSQ膜、或者、MSQ膜構成層間絕緣膜IL1。由此，可以形成不使一體化的高楊氏模量層與作為低楊氏模量膜的層間絕緣膜IL2直接接觸的結構。S卩，本實施方式1中，一體化的高楊氏模量層由半導體基板IS與接觸層間絕緣膜 CIL構成。或者，一體化的高楊氏模量層中位于第1層間絕緣膜ILl與半導體基板IS之間的絕緣膜均具有高楊氏模量膜的楊氏模量以上的楊氏模量。在該一體化的高楊氏模量層上，形成由中楊氏模量膜形成的層間絕緣膜IL1，在該層間絕緣膜ILl上，間隔阻擋絕緣膜 BIl形成作為低楊氏模量膜的層間絕緣膜IL2。結果，能夠形成不使層間絕緣膜IL2(低楊氏模量膜)與一體化的高楊氏模量層直接接觸的結構。由此，能夠分散在作為低楊氏模量膜的層間絕緣膜IL2與一體化的高楊氏模量層的界面上產生的應力。具體而言，本實施方式1中，在一體化的高楊氏模量層與層間絕緣膜IL2(低楊氏模量膜)之間，形成作為中楊氏模量膜的層間絕緣膜IL1。在這種情況下，楊氏模量不同的界面包括一體化的高楊氏模量層與層間絕緣膜ILl (中楊氏模量膜)的界面、和層間絕緣膜ILl (中楊氏模量膜)與層間絕緣膜IL2(低介電常數膜)的界面。即，比較例中，一體化的高楊氏模量層與層間絕緣膜IL2的界面為楊氏模量不同的1個界面。相對于此，在本實施方式1中，楊氏模量不同的界面包括2個界面，即，一體化的高楊氏模量層與層間絕緣膜ILl (中楊氏模量膜)的界面、 和層間絕緣膜ILl (中楊氏模量膜)與層間絕緣膜IL2(低介電常數膜)的界面。因此，比較例中，應力集中在1個界面，但在本實施方式1中，由于存在2個楊氏模量不同的界面，所以應力分散在該2個界面。因此，本實施方式1中，能夠將在各個界面產生的應力的大小減小。結果，能夠防止層間絕緣膜IL2(低楊氏模量膜)從層間絕緣膜IL2(低楊氏模量膜) 與層間絕緣膜ILl (中楊氏模量膜)之間的界面剝離。進而，由于在一體化的高楊氏模量層與層間絕緣膜ILl (中楊氏模量膜)的界面、 以及層間絕緣膜ILl (中楊氏模量膜)與層間絕緣膜IL2(低介電常數膜)的界面的各個界面上，楊氏模量的差得到緩和，所以在各個界面上產生的應力進一步減小。如上所述，在本實施方式1中，作為第1功能，具有下述功能將在一體化的高楊氏模量層與層間絕緣膜 IL2(低楊氏模量膜)之間的界面上產生的應力，分散在2個界面上，即，一體化的高楊氏模量層與層間絕緣膜IL 1(中楊氏模量膜)的界面、以及層間絕緣膜ILl (中楊氏模量膜)與層間絕緣膜IL2(低介電常數膜)的界面。進而，作為第2功能，能夠將已經分散的在2個界面處的楊氏模量的差進行緩和。即，詳細說明第2功能，在比較例的情況下，一體化的高楊氏模量層與層間絕緣膜IL2的界面為楊氏模量不同的1個界面，在這種情況下，楊氏模量的差變為高楊氏模量與低楊氏模量的差，增大。相對于此，在本實施方式1中，例如，著眼于層間絕緣膜ILl (中楊氏模量膜)與層間絕緣膜IL2(低介電常數膜)的界面時，楊氏模量的差變為中楊氏模量與低楊氏模量的差，變小。如上所述，在本實施方式1中，通過由中楊氏模量膜形成構成第1精細層的層間絕緣膜IL1，能夠實現上述第1功能和第2功能，結果，能夠防止構成第2精細層的層間絕緣膜 IL2(低楊氏模量膜)的剝離。因此，在為用樹脂封固半導體芯片的封裝(半導體器件)、并且半導體芯片內的層間絕緣膜的一部分使用低介電常數膜的半導體器件中，能夠提高可靠性。以上論述為了簡單易懂地說明本實施方式1的特征，忽略在構成第1精細層的層間絕緣膜ILl (中楊氏模量膜)、與構成第2精細層的層間絕緣膜IL2 (低楊氏模量膜)之間形成的阻擋絕緣膜BIl (高楊氏模量膜)進行說明，但即使在設置該阻擋絕緣膜BI 1(高楊氏模量膜)的情況下，根據本實施方式1，也能夠防止層間絕緣膜IL2(低楊氏模量膜)的膜剝離。具體說明。在這種情況下，由于層間絕緣膜IL2(低楊氏模量膜)與阻擋絕緣膜 BIl(高楊氏模量膜)接觸，所以認為是否不能得到防止剝離的效果。但是，即使是在這種情況下，確實也能夠得到防止層間絕緣膜IL2(低楊氏模量膜)剝離的效果。其理由如下所述。在本實施方式1中，由中楊氏模量膜形成構成第1精細層的層間絕緣膜ILl。因此， 一體化的高楊氏模量層被層間絕緣膜ILl (中楊氏模量膜)分離。即，層間絕緣膜IL2(低楊氏模量膜)雖然與阻擋絕緣膜BIl (高楊氏模量膜)直接接觸，但不與被層間絕緣膜ILl (中楊氏模量膜)分離的一體化的高楊氏模量層直接接觸。由于該一體化的高楊氏模量層含有半導體基板1S，所以體積較大，該體積較大的高楊氏模量層與層間絕緣膜IL2(低楊氏模量膜)直接接觸時，在一體化的高楊氏模量層與層間絕緣膜IL2(低楊氏模量膜)的界面產生較大的應力。因此，考慮到這方面，即使層間絕緣膜IL2(低楊氏模量膜)與阻擋絕緣膜BI 1(高楊氏模量膜)直接接觸，只要該阻擋絕緣膜BIl(高楊氏模量膜)與一體化的高楊氏模量層分離，由于阻擋絕緣膜BIl (高楊氏模量膜)的體積本身較小，所以也不會產生較大的應力。因此，可以說本實施方式1的重要的功能在于，通過由中楊氏模量膜形成構成第1精細層的層間絕緣膜IL1，使一體化的高楊氏模量層與構成第2精細層的層間絕緣膜IL2不直接接觸地分離。在本實施方式1中，在一體化的高楊氏模量層與層間絕緣膜IL2(低楊氏模量膜) 之間，形成作為中楊氏模量膜的層間絕緣膜IL1。在這種情況下，楊氏模量不同的界面包括 一體化的高楊氏模量層與層間絕緣膜ILl (中楊氏模量膜)的界面、層間絕緣膜ILl (中楊氏模量膜)與阻擋絕緣膜BIl (高楊氏模量膜)的界面、和阻擋絕緣膜BIl (高楊氏模量膜) 與層間絕緣膜IL2(低介電常數膜)的界面。即，在比較例中，一體化的高楊氏模量層與層間絕緣膜IL2的界面為楊氏模量不同的1個界面。相對于此，在本實施方式1中，楊氏模量不同的界面有3個界面，即，一體化的高楊氏模量層與層間絕緣膜ILl (中楊氏模量膜)的界面、層間絕緣膜ILl (中楊氏模量膜)與阻擋絕緣膜BI 1 (高楊氏模量膜)的界面、和阻擋絕緣膜BIl (高楊氏模量膜)與層間絕緣膜IL2(低介電常數膜)的界面。因此，在比較例中，應力集中在1個界面，而在本實施方式1中，由于楊氏模量不同的界面存在3個，所以應力分散在上述3個界面。因此，在本實施方式1中，能夠將在各個界面產生的應力的大小減小。結果，能夠防止層間絕緣膜IL2(低楊氏模量膜)從層間絕緣膜IL2(低楊氏模量膜) 與阻擋絕緣膜BIl (高楊氏模量膜)之間的界面剝離。如上所述，可知即使在設置阻擋絕緣膜BIl (高楊氏模量膜)的情況下，根據本實施方式1，也能夠防止層間絕緣膜IL2 (低楊氏模量膜)的膜剝離。進而，在本實施方式1中，通過由中楊氏模量膜構成構成第1精細層的層間絕緣膜 IL1，也能夠得到以下的效果。S卩，在比較例中，由于由TEOS膜形成層間絕緣膜IL1，所以為高介電常數膜。相對于此，在本實施方式1中，由于由中楊氏模量膜構成層間絕緣膜IL1，所以考慮到楊氏模量與相對介電常數的相關關系，由中介電常數膜形成層間絕緣膜IL1。第1 精細層也與第2精細層同樣，布線被微細化，同時布線間隔也變狹窄。因此，如本實施方式 1所述，通過由中介電常數膜形成層間絕緣膜IL1，能夠降低布線間的寄生電容。即，根據本實施方式1，能夠抑制經布線傳達的電信號的延遲，也能夠提高半導體器件的性能。如上所述，本實施方式1的特征在于，在接觸層間絕緣膜CIL、層間絕緣膜ILl和層間絕緣膜IL2中，接觸層間絕緣膜CIL由楊氏模量最高的高楊氏模量膜形成，層間絕緣膜 IL2由楊氏模量最低的低楊氏模量膜形成，層間絕緣膜ILl由楊氏模量低于接觸層間絕緣
32膜CIL、并且高于層間絕緣膜IL2的中楊氏模量膜形成。換而言之，考慮到楊氏模量與相對介電常數的相關關系，可以認為該特征在于，在接觸層間絕緣膜CIL、層間絕緣膜ILl和層間絕緣膜IL2中，接觸層間絕緣膜CIL由介電常數最高的膜形成，層間絕緣膜IL2，由介電常數最低的膜形成，層間絕緣膜ILl由介電常數低于接觸層間絕緣膜CIL、并且高于層間絕緣膜IL2的膜形成。進而，考慮到相對介電常數與密度的相關關系，可以認為本實施方式1的特征在于，在接觸層間絕緣膜CIL、層間絕緣膜ILl和層間絕緣膜IL2中，接觸層間絕緣膜CIL由密度最高的膜形成，層間絕緣膜IL2由密度最低的膜形成，層間絕緣膜ILl由密度低于接觸層間絕緣膜CIL、并且高于層間絕緣膜IL2的膜形成。接下來說明，實際上根據本實施方式1能夠降低應力。圖12為表示自半導體基板表面的距離與剪切應力的關系的圖形。在圖12中，橫軸表示自半導體基板表面的距離 (nm)，縱軸表示剪切應力。需要說明的是，剪切應力的值表示相對的數值，約“_1”的值為引起膜剝離的大小的應力值。圖12上部記載的“1” “8”的數值表示多層布線的各層。例如，“1”表示第1精細層，“2” “5”表示第2精細層。進而，“6” “7”表示半球狀層，“8”表示球狀層。需要說明的是，也給出了接觸層。曲線㈧表示比較例的結構，即，表示比較例中由TEOS膜形成構成第1精細層的層間絕緣膜的情況。參見該曲線(A)可知，在第1層布線(第1精細層)與第2層布線(第 2精細層)的邊界剪切應力變得最大。這表示在構成第1層布線(第1精細層)的層間絕緣膜(高楊氏模量膜)、與構成第2層布線(第2精細層)的層間絕緣膜(低楊氏模量膜) 之間施加有最大應力，因此，可知在比較例中，構成第2層布線(第2精細層)的層間絕緣膜(低楊氏模量膜)發生剝離的可能性高。相對于此，曲線(B)表示本實施方式1的結構。即，表示本實施方式1中由SiOC 膜(中楊氏模量膜)形成第1層布線(第1精細層)與第2層布線(第2精細層)的邊界的情況。參見該曲線(B)可知，在第1層布線(第1精細層)與第2層布線(第2精細層) 的邊界產生的應力，在接觸層與第1層布線(第1精細層)的邊界被分散，變小。因此，根據表示本實施方式1的曲線(B)可知，與比較例相比，能夠防止構成第2層布線(第2精細層)的層間絕緣膜(低楊氏模量膜)發生剝離。需要說明的是，在本模擬中，使第1精細層為100 200nm，使第2精細層的厚度總計為200 2000nm，使半球狀層的厚度總計為0 lOOOnm，使球狀層的厚度總計為1000 3000nm。嘗試改變數值，使設置在第2精細層、半球狀層、球狀層中的阻擋絕緣膜及蝕刻阻擋絕緣膜的厚度為30 60nm、使設置在精細層中的損壞保護膜DP的厚度為30 50nm，均能夠得到良好的結果(根據本實施方式1，與比較例相比，能夠防止構成第2層布線(第2 精細層)的層間絕緣膜(低楊氏模量膜)的剝離)。需要說明的是，此處第1精細層的厚度十分重要，為IOOnm以下時應力的分散有可能變得不優異，可能無法充分抑制構成第2層布線(第2精細層)的層間絕緣膜(低楊氏模量膜)的剝離。第1精細層的厚度為200nm以上時，雖然在抑制剝離方面沒有問題，但第1精細層本身變厚，布線延遲增大。進而，比較本實施方式1與專利文獻1時，在專利文獻1中，使用為低介電常數的聚芳醚。由于該聚芳醚是通過涂布工序形成的，并不是通過等離子體CVD法形成的，所以與其他膜的密合力弱、剝離也弱。在該專利文獻1中，在半導體基板上形成半導體元件，以覆蓋該半導體元件的方式形成接觸層間絕緣膜。在該接觸層間絕緣膜上，形成與半導體元件進行電連接的柱塞。在形成有柱塞的接觸層間絕緣膜上形成由通常的金屬層形成的布線， 以覆蓋該布線的方式，形成由硼磷硅玻璃形成的平坦化絕緣層。在平坦化絕緣層上，形成由 SiOC膜形成的第1絕緣層，以埋入該第1絕緣層的方式形成由銅膜形成的第1埋入布線。 因此，形成在第1絕緣層、第1埋入布線與半導體元件之間設置布線層的結構，該布線層用埋入特性較高的硼磷硅玻璃等材料的絕緣膜進行覆蓋。因此與本實施方式1相比，自半導體元件至第1埋入布線的途徑長，在該途徑內的布線周圍存在的絕緣膜的介電常數也高， 因此，布線延遲變得較大。進而工序變復雜，成本也升高。進而，在本實施方式1中，由于接觸層的層間絕緣膜需要使用半導體元件埋入特性良好的膜，所以使用TEOS類膜。在第1精細層中，為了使第1層布線的最小間距與第2精細層的第2層布線的最小間距相比稍小，需要提高第1層布線用的布線槽的加工精度。因此，使用與第2精細層的低楊氏模量的層間絕緣膜相相對介電常數較高的、中楊氏模量的層間絕緣膜。需要說明的是，現實中存在稱為環硼氮烷類絕緣膜的物質。該環硼氮烷類的絕緣膜，作為一例，相對介電常數為2. 3、楊氏模量為60GPa，與如上所述的層間絕緣膜材料的材料特性不同。但是，使用該環硼氮烷類絕緣膜形成布線結構時，存在布線間的漏電流增大、 TDDB特性惡化的問題，所以在本實施方式1中不使用。本實施方式1的半導體器件如上所述地構成，以下一邊參照附圖一邊說明其制造
方法的一例。首先，通過使用通常的半導體制造技術，如圖13所示，在半導體基板IS上形成多個MISFETQ。接下來，如圖14所示，在形成有多個MISFETQ的半導體基板IS上形成接觸層間絕緣膜CIL。該接觸層間絕緣膜CIL以覆蓋多個MISFETQ的方式形成。具體而言，接觸層間絕緣膜CIL例如由臭氧TEOS膜和等離子體TEOS膜的層合膜形成，所述臭氧TEOS膜通過使用臭氧與TEOS作為原料的熱CVD法形成，所述等離子體TEOS膜配置在該臭氧TEOS膜上、通過使用TEOS作為原料的等離子體CVD法形成。需要說明的是，在臭氧TEOS膜的下層例如可以形成由氮化硅膜形成的蝕刻阻擋膜。接著，如圖15所示，通過使用光刻法技術及蝕刻技術，在接觸層間絕緣膜CIL上形成接觸孔CNT1。該接觸孔CNTl以下述方式進行加工貫通接觸層間絕緣膜CIL，達到在半導體基板IS上形成的MISFETQ的源極區域或者漏極區域。接下來，如圖16所示，在形成于接觸層間絕緣膜CIL上的接觸孔CNTl中埋入金屬膜，由此形成柱塞PLG1。具體而言，在形成有接觸孔CNTl的接觸層間絕緣膜CIL上，例如， 使用濺射形成用作阻擋導體膜的鈦/氮化鈦膜。在鈦/氮化鈦膜上形成鎢膜。由此，在接觸孔CNTl的內壁(側壁及底面)形成鈦/氮化鈦膜，在該鈦/氮化鈦膜上以埋入接觸孔CNTl 的方式形成鎢膜。之后，通過CMP (Chemical Mechanical Polishing)法將形成在接觸層間絕緣膜CIL上的不需要的鈦/氮化鈦膜及鎢膜除去。由此，能夠僅在接觸孔CNTl內、形成埋入有鈦/氮化鈦膜和鎢膜的柱塞PLGl。接著，如圖17所示，在形成有柱塞PLGl的接觸層間絕緣膜CIL上形成層間絕緣膜 ILl0該層間絕緣膜ILl例如由作為中楊氏模量膜的SiOC膜形成，例如，通過使用等離子體CVD法形成。如上所述，在本實施方式1中，其特征在于，由為中楊氏模量膜的SiOC膜形成層間絕緣膜IL1。如圖18所示，通過使用光刻法技術及蝕刻技術，在層間絕緣膜ILl中形成布線槽 WDl0該布線槽WDl以下述方式形成貫通由SiOC膜形成的層間絕緣膜IL1，底面達到接觸層間絕緣膜CIL。由此，在布線槽WDl的底部柱塞PLGl的表面露出。之后，如圖19所示，在形成有布線槽WDl的層間絕緣膜ILl上形成阻擋導體膜(銅擴散防止膜)(未圖示)。具體而言，阻擋導體膜由鉭(Ta)、鈦(Ti)、釕(Ru)、鎢(W)、錳(Mn) 及它們的氮化物及氮化硅化物、或它們的層合膜構成，例如，通過使用濺射法形成。接下來，在形成于布線槽WDl的內部及層間絕緣膜ILl上的阻擋導體膜上，例如通過濺射法形成由薄銅膜形成的籽晶膜。通過以該籽晶膜為電極的電解電鍍法形成銅膜Cul。 該銅膜Cul以埋入布線槽WDl的方式形成。該銅膜Cul例如由以銅為主體的膜形成。具體而言，由銅(Cu)或銅合金(銅(Cu)與鋁(Al)、鎂(Mg)、鈦(Ti)、錳(Mn)、鐵(Fe)、鋅(Zn)、 鋯(Zr).fg (Nb)、鉬(Mo)、釕(Ru)、鈀(Pd)、銀(Ag)、金(Au)、In(銦)、鑭系金屬、錒系金屬等的合金)形成。需要說明的是，為銅合金的情況下，由于籽晶膜成為上述說明的合金，所以銅膜Cul成為銅合金。以后出現的銅合金也同樣。接著，如圖20所示，將形成在層間絕緣膜ILl上的不需要的阻擋導體膜及銅膜Cul 通過CMP法除去。由此，能夠形成在布線槽WDl中埋入了阻擋導體膜和銅膜Cul的第1層布線Ll (第1精細層)。之后，對形成有第1層布線Ll的層間絕緣膜ILl的表面進行氨等離子體處理，清洗第1層布線Ll的表面及層間絕緣膜ILl的表面。接下來，如圖21所示，在形成有第1層布線L 1的層間絕緣膜ILl上形成阻擋絕緣膜BI1。該阻擋絕緣膜BIl例如由SiCN膜與 SiCO膜的層合膜構成，例如，該層合膜能夠通過CVD法形成。需要說明的是，本實施方式1 中，對形成有第1層布線Ll的層間絕緣膜ILl的表面進行利用氨等離子體處理的清洗處理后，由于形成阻擋絕緣膜BI1，所以層間絕緣膜ILl與阻擋絕緣膜BIl的密合性提高。在阻擋絕緣膜BIl上形成層間絕緣膜IL2，在該層間絕緣膜IL2上形成損壞保護膜 DPI。進而，在損壞保護膜DPl上形成CMP保護膜CMP1。具體而言，層間絕緣膜IL2例如由具有空隙的SiOC膜形成。因此，層間絕緣膜IL2為低介電常數膜，并且，為低楊氏模量膜。 該具有空隙的SiOC膜例如能夠通過使用等離子體CVD法形成。損壞保護膜DPl例如能夠由SiOC膜形成，例如，能夠通過等離子體CVD法形成。因此，可以說損壞保護膜DPl為中介電常數膜，并且，為中楊氏模量膜。進而，CMP保護膜CMPl例如由TEOS膜或者氧化硅膜構成。因此，可以說CMP保護膜CMPl為高介電常數膜，為高楊氏模量膜。接下來，如圖22所示，在CMP保護膜CMPl上形成由化學增幅型抗蝕劑構成的光致抗蝕劑膜FRl。對該光致抗蝕劑膜FRl進行曝光·顯影處理，由此使光致抗蝕劑膜FRl形成圖案。形成圖案以使形成通孔的區域開口。之后，將已形成圖案的光致抗蝕劑膜FRl作為掩模，對CMP保護膜CMP1、損壞保護膜DPl及層間絕緣膜IL2進行蝕刻。由此，能夠貫通 CMP保護膜CMP1、損壞保護膜DPl及層間絕緣膜IL2，形成露出阻擋絕緣膜BIl的通孔VI。 可知由此阻擋絕緣膜BIl在蝕刻時作為蝕刻阻擋(etching stopper)起作用。接著，如圖23所示，將已經形成圖案的光致抗蝕劑膜FRl除去，之后，在CMP保護膜CMPl上形成由化學增幅型抗蝕劑構成的光致抗蝕劑膜FR2，對該光致抗蝕劑膜FR2進行曝光 顯影處理，由此使光致抗蝕劑膜FR2形成圖案。光致抗蝕劑膜FR2形成圖案，使形成布線槽的區域開口。此時，作為阻擋絕緣膜BIl形成SiCO膜，由此能夠防止對光致抗蝕劑膜FR2的抗蝕劑中毒。所謂該抗蝕劑中毒，是以下說明的現象。即，上述氨等離子體處理中含有的氮及形成阻擋絕緣膜BIl的SiCN膜中含有的氮進行化學反應生成胺，該胺擴散到層間絕緣膜IL2中。該擴散的胺達到形成在層間絕緣膜IL2中的通孔VI。此時，對光致抗蝕劑膜FR2曝光在形成布線槽的圖案中進行圖案形成時，形成在通孔Vl附近的光致抗蝕劑膜 FR2為化學增幅抗蝕劑，該化學增幅抗蝕劑曝光時產生酸促進曝光反應，因此與從通孔Vl 擴散的堿即胺反應，酸中和。結果，通孔Vl附近的光致抗蝕劑膜FR2失活，造成曝光不良的現象。發生該抗蝕劑中毒時，導致光致抗蝕劑膜FR2的圖案形成變得不良。因此，在本實施方式1中，在為胺的產生源的SiCN膜上設置SiCO膜，防止在SiCN膜中產生的胺擴散。艮口， 阻擋絕緣膜BIl由SiCN膜與SiCO膜的層合膜形成。該SiCN膜本身是作為具有防止來自銅布線的銅的擴散的功能的銅擴散防止膜起作用的膜，SiCO膜是用于防止在SiCN膜中產生的胺擴散、抑制抗蝕劑中毒的膜。需要說明的是，作為材料，為氧化硅膜或TEOS膜來代替 SiCO膜也具有同樣的效果，使用SiN膜代替SiCN膜時也具有同樣的效果。之后，如圖M所示，通過將圖案形成后的光致抗蝕劑膜FR2作為掩模的各向異性蝕刻，對CMP保護膜CMPl進行蝕刻。在此時的蝕刻中，位于CMP保護膜CMPl下層的損壞保護膜DPl變為蝕刻阻擋。如圖25所示，將圖案形成后的光致抗蝕劑膜FR2通過等離子體灰化處理除去。在該等離子體灰化處理時，由于在由低楊氏模量膜構成的層間絕緣膜IL2上未進行對應于布線槽的圖案形成，所以不會對布線槽造成因進行等離子體灰化處理所引起的損壞。接下來，如圖沈所示，通過回蝕法除去在通孔Vl底部露出的阻擋絕緣膜BI1。由此，在通孔Vl的底部露出第1層布線Ll的表面。通過此時的回蝕法，從已經形成圖案的 CMP保護膜CMPl露出的損壞保護膜DPl及位于損壞保護膜DPl下層的層間絕緣膜IL2的一部分，也被蝕刻，形成布線槽WD2。如上所述，使用已經形成圖案的光致抗蝕劑膜FR2，并且， 將損壞保護膜DPl作為蝕刻阻擋，將CMP保護膜CMPl進行圖案形成。之后，通過回蝕法，除去在通孔Vl底面露出的阻擋絕緣膜BI1，同時對損壞保護膜DPl及層間絕緣膜IL2的一部分進行蝕刻，形成布線槽WD2，由此容易設定回蝕法的蝕刻條件。其原因在于，由SiCN膜及 SiCO膜之類的SiC類絕緣膜構成阻擋絕緣膜BI1，并且，由SiOC膜構成損壞保護膜DPl及層間絕緣膜IL2，所以通過回蝕法對阻擋絕緣膜BIl進行蝕刻時，損壞保護膜DPl及層間絕緣膜IL2容易被蝕刻。進而，CMP保護膜CMPl由TEOS膜及氧化硅膜形成，這是由于，對由 SiCN膜及SiCO膜構成的阻擋絕緣膜BIl進行蝕刻時，CMP保護膜CMPl難以被蝕刻(因為蝕刻選擇比變大)。接著，如圖27所示，在形成有布線槽WD2的CMP保護膜CMPl上形成阻擋導體膜 (銅擴散防止膜)(未圖示)。具體而言，阻擋導體膜由鉭(Ta)、鈦(Ti)、釕(Ru)、鎢(W)、錳 (Mn)及它們的氮化物及氮化硅化物、或它們的層合膜構成，例如，通過使用濺射法形成。接下來，在形成于布線槽WD2內部及CMP保護膜CMPl上的阻擋導體膜上，例如，通過濺射法形成由薄銅膜形成的籽晶膜。通過將該籽晶膜作為電極的電解電鍍法形成銅膜 Cu2。該銅膜Cu2以埋入布線槽WD2的方式形成。該銅膜Cu2例如由以銅作為主體的膜形成。具體而言，由銅(Cu)或銅合金(銅(Cu)與鋁(Al)、鎂(Mg)、鈦(Ti)、錳(Mn)、鐵(Fe)、
36鋅(Zn)、鋯(Zr)、鈮(Nb)、鉬(Mo)、釕(Ru)、鈀(Pd)、銀(Ag)、金(Au)、In (銦)、鑭系金屬、 錒系金屬等的合金)形成。接下來，如圖觀所示，將形成在CMP保護膜CMPl上的不需要的阻擋導體膜及銅膜 Cu2通過CMP法除去。由此，將損壞保護膜DPl露出，并且，能夠形成在布線槽WD2中埋入有阻擋導體膜與銅膜Cu2的第2層布線L2、和在通孔中埋入有阻擋導體膜與銅膜Cu2的柱塞 PLG2。為了耐受由此時的CMP法引起的研磨壓力及劃傷損壞，設置CMP保護膜CMP1。通過CMP法露出的損壞保護膜DP1，能夠一定程度耐受由該CMP法引起的研磨壓力及劃傷損壞，在沒有設置CMP保護膜CMPl的情況下，有可能無法充分耐受。進而，例如，利用CMP法實施研磨時，如果在未設置CMP保護膜CMPl及損壞保護膜DPl的狀態下直接研磨由低楊氏模量膜形成的層間絕緣膜IL2的表面，則由低楊氏模量膜形成的層間絕緣膜IL2無法耐受由CMP法引起的研磨壓力及劃傷損壞，成為層間絕緣膜IL2被破壞、不良的原因。因此，在本實施方式1中，為了保護層間絕緣膜IL2及損壞保護膜DPl免受由CMP法引起的研磨的損害，設置CMP保護膜CMPl。此時，在層間絕緣膜IL2上形成損壞保護膜DP1，在損壞保護膜DPl上形成CMP保護膜CMP1。此時，從楊氏模量的觀點對各膜進行說明，在低楊氏模量膜(層間絕緣膜IL2) 上形成中楊氏模量膜(損壞保護膜DPI)，在該中楊氏模量膜(損壞保護膜DPI)上形成高楊氏模量膜(CMP保護膜CMP1)。即，形成在低楊氏模量膜(層間絕緣膜IU)與高楊氏模量膜 (CMP保護膜CMP1)之間設置中楊氏模量膜(損壞保護膜DPI)的結構。因此，例如，在不設置中楊氏模量膜(損壞保護膜DPI)的狀態下在低楊氏模量膜(層間絕緣膜IU)上直接形成高楊氏模量膜(CMP保護膜CMP1)時，由CMP法引起的較大研磨壓力作用于界面，低楊氏模量膜(層間絕緣膜IL2)可能剝離。相對于此，在本實施方式1中，在低楊氏模量膜(層間絕緣膜IU)與高楊氏模量膜(CMP保護膜CMP1)之間，設置中楊氏模量膜(損壞保護膜 DPI)。由此，由CMP法引起的研磨壓力分散在低楊氏模量膜(層間絕緣膜IL2)與中楊氏模量膜(損壞保護膜DPI)的界面、和中楊氏模量膜(損壞保護膜DPI)與高楊氏模量膜(CMP 保護膜CMP1)的界面。結果，在低楊氏模量膜(層間絕緣膜IL2)施加的研磨壓力被緩和， 能夠防止由CMP法引起的研磨壓力所導致的低楊氏模量膜(層間絕緣膜IL2)剝離。通過利用CMP法進行研磨，能夠除去CMP保護膜CMP1。因此，在利用CMP法進行的研磨結束后除去由高介電常數膜構成的CMP保護膜CMP1，由此能夠實現第2層布線L2的低介電常數化，能夠實現半導體器件(裝置)的高速操作。如上所述，能夠形成第2層布線 L2。之后，如圖四所示，對形成有第2層布線L2的損壞保護膜DPl的表面實施氨等離子體處理，將第2層布線L2的表面及損壞保護膜DPl的表面進行清洗。接下來，在形成有第 2層布線L2的損壞保護膜DPll上形成阻擋絕緣膜BI2。該阻擋絕緣膜BI2例如由SiCN膜與SiCO膜的層合膜構成，例如該層合膜能夠通過CVD法形成。需要說明的是，本實施方式 1中，對形成有第2層布線L2的損壞保護膜DPl的表面實施利用氨等離子體處理的清洗處理后，形成阻擋絕緣膜BI2，因此，提高損壞保護膜DPl與阻擋絕緣膜BIl的密合性。進而， 可以說損壞保護膜DPl還具有保護低楊氏模量膜即層間絕緣膜IL2免受由氨等離子體處理引起的損壞的功能。通過重復上述制造工序，形成第3層布線L3 第5層布線L5。由此，能夠形成第2精細層(第2層布線L2 第5層布線L5)。接下來，說明在第2精細層上形成半球狀層的工序。如圖30所示，對形成有第5 層布線L5的損壞保護膜DP4上的表面實施氨等離子體處理，對第5層布線L5的表面及損壞保護膜DP4的表面進行清洗。接下來，在形成有第5層布線L5的損壞保護膜DP4上形成阻擋絕緣膜BI5。該阻擋絕緣膜BI5例如由SiCN膜與SiCO膜的層合膜構成，例如，該層合膜能夠通過CVD法形成。需要說明的是，本實施方式1中，對形成有第5層布線L5的損壞保護膜DP4的表面實施利用氨等離子體處理的清洗處理后，形成阻擋絕緣膜BI5，所以提高損壞保護膜DP4與阻擋絕緣膜BI5的密合性。接著，在阻擋絕緣膜BI5上形成層間絕緣膜IL6。該層間絕緣膜IL6例如由中楊氏模量膜即SiOC膜形成，例如，通過使用等離子體CVD法形成。如圖31所示，通過使用光刻法技術及蝕刻技術，在層間絕緣膜IL6上形成布線槽 WD3及通孔V2。該通孔V2以貫通由SiOC膜形成的層間絕緣膜IL6、底面達到第5層布線 L5的方式形成。由此，在通孔V2的底部露出第5層布線L5的表面。之后，如圖32所示，在形成有布線槽WD3及通孔V2的層間絕緣膜IL6上形成阻擋導體膜(銅擴散防止膜)(未圖示)。具體而言，阻擋導體膜由鉭(Ta)、鈦(Ti)、釕(Ru)、鎢 (W)、錳(Mn)及它們的的氮化物及氮化硅化物、或它們的層合膜構成，例如，通過使用濺射法形成。接下來，在形成于布線槽WD3和通孔V2的內部及層間絕緣膜IL6上的阻擋導體膜上，例如，通過濺射法形成由薄銅膜形成的籽晶膜。通過以該籽晶膜作為電極的電解電鍍法形成銅膜Cu3。該銅膜Cu3以埋入布線槽WD3及通孔V2的方式形成。該銅膜Cu3例如由以銅作為主體的膜形成。具體而言，由銅(Cu)或銅合金(銅(Cu)與鋁(Al)、鎂(Mg)、 鈦(Ti)、錳(Mn)、鐵(Fe),W (&0、鋯(&)、鈮(Nb)、鉬(Mo)、釕(Ru)、鈀(Pd)、銀(Ag)、金 (Au) Un(銦)、鑭系金屬、錒系金屬等的合金)形成。接著，如圖33所示，將形成于層間絕緣膜IL6上的不需要的阻擋導體膜及銅膜Cu3 通過CMP法除去。由此，能夠形成在布線槽WD3中埋入有阻擋導體膜和銅膜Cu3的第6層布線L6、和在通孔V2中埋入有阻擋導體膜與銅膜Cu3的柱塞PLG6。如上所述，能夠形成第 6層布線L6。通過重復上述制造工序，也形成如圖34所示的第7層布線L7。由此，能夠形成半球狀層(第6層布線L6 第7層布線L7)。接下來，說明在半球狀層上形成球狀層的工序。如圖35所示，對形成有第7層布線L7的層間絕緣膜IL7的表面實施氨等離子體處理，對第7層布線L7的表面及層間絕緣膜IL7的表面進行清洗。接下來，在形成有第7層布線L7的層間絕緣膜IL7上形成阻擋絕緣膜BI7a。該阻擋絕緣膜BI7a例如由SiCN膜與SiCO膜的層合膜構成，例如該層合膜能夠通過CVD法形成。需要說明的是，本實施方式1中，對形成有第7層布線L7的層間絕緣膜IL7的表面實施利用氨等離子體處理的清洗處理后，形成阻擋絕緣膜BI7a，所以提高層間絕緣膜IL7與阻擋絕緣膜BI7a的密合性。接著，在阻擋絕緣膜BI7a上形成層間絕緣膜IL8a。該層間絕緣膜ILSa例如由高楊氏模量膜即TEOS膜或氧化硅膜形成，例如，通過使用等離子體CVD法形成。進而，在層間絕緣膜ILSa上，形成蝕刻停止絕緣膜BI7b，在該蝕刻停止絕緣膜BI7b上形成層間絕緣膜 IL8b。該蝕刻停止絕緣膜BI7b例如由SiCN膜形成，例如，該層合膜能夠通過CVD法形成。另外，該層間絕緣膜ILSb例如由高楊氏模量膜即TEOS膜或氧化硅膜形成，例如，通過使用等離子體CVD法形成。如圖36所示，通過使用光刻法技術及蝕刻技術，在層間絕緣膜ILSb及蝕刻停止絕緣膜BI7b上形成布線槽WD4，并且，在層間絕緣膜ILSa及阻擋絕緣膜BI7a上形成通孔V3。 該通孔V3以貫通由TEOS膜及氧化硅膜形成的層間絕緣膜IL8a、底面達到第7層布線L7的方式形成。由此，在通孔V3的底部露出第7層布線L7的表面。之后，如圖37所述，在形成有布線槽WD4的層間絕緣膜ILSb上及形成有通孔V3 的層間絕緣膜ILSa上形成阻擋導體膜(銅擴散防止膜)(未圖示)。具體而言，阻擋導體膜由鉭(Ta)、鈦(Ti)、釕(Ru)、鎢(W)、錳(Mn)及它們的氮化物及氮化硅化物、或它們的層合膜構成，例如，通過使用濺射法形成。接下來，在形成于布線槽WD4與通孔V3的內部及層間絕緣膜ILSb上的阻擋導體膜上，例如，通過濺射法形成由薄銅膜形成的籽晶膜。通過以該籽晶膜作為電極的電解電鍍法形成銅膜Cu4。該銅膜Cu4以埋入布線槽WD4及通孔V3的方式形成。該銅膜Cu4例如由以銅作為主體的膜形成。具體而言，由銅(Cu)或銅合金(銅(Cu)與鋁(Al)、鎂(Mg)、 鈦(Ti)、錳(Mn)、鐵(Fe), W ( )、鋯(&)、鈮(Nb)、鉬(Mo)、釕(Ru)、鈀(Pd)、銀(Ag)、金 (Au) Un (銦)、鑭系金屬、錒系金屬等的合金)形成。接著，如圖38所示，將形成在層間絕緣膜ILSb上的不需要的阻擋導體膜及銅膜 Cu4通過CMP法除去。由此，能夠形成在布線槽WD4中埋入有阻擋導體膜與銅膜Cu4的第8 層布線L8、和在通孔V3中埋入有阻擋導體膜與銅膜Cu4的柱塞PLG8。如上所述，能夠形成第8層布線L8。由此，能夠形成球狀層(第8層布線L8)。接下來，如圖39所示，在形成有第8層布線L8的層間絕緣膜ILSb上形成阻擋絕緣膜BI8，在該阻擋絕緣膜BI8上形成層間絕緣膜IL9。該阻擋絕緣膜BI8例如由SiCN膜與SiCO膜的層合膜構成，例如，該層合膜能夠通過CVD法形成。另外，層間絕緣膜IL9例如由高楊氏模量膜即TEOS膜或氧化硅膜形成，例如，通過使用等離子體CVD法形成。形成貫通該層間絕緣膜IL9及阻擋絕緣膜BI8的通孔。接著，在通孔的側壁與底面、及層間絕緣膜IL9上形成將鈦/氮化鈦膜、鋁膜、鈦/ 氮化鈦膜依次層合所得的層合膜，將該層合膜進行圖案形成，由此形成柱塞PLG9和最上層布線L9。之后，如圖40所示，在形成有最上層布線L9的層間絕緣膜IL9上形成用作表面保護膜的鈍化膜PAS。該鈍化膜PAS例如由氧化硅膜與配置在該氧化硅膜上的氮化硅膜形成， 例如能夠通過CVD法形成。如圖41所示，通過使用光刻法技術及蝕刻技術，在鈍化膜PAS 中形成開口部，將最上層布線L9的一部分露出，形成焊盤PD。接著，如圖42所示，在露出焊盤PD的鈍化膜PAS上形成聚酰亞胺膜PI。通過將該聚酰亞胺膜PI進行圖案形成，使焊盤PD露出。如上所述，能夠在半導體基板IS上形成 MISFET及多層布線。接下來，如圖43所示，通過切割半導體基板1S，得到多個半導體芯片CHP。在圖43 中，給出了 1個半導體芯片CHP，在該半導體芯片CHP的主面側(元件形成面側)形成焊盤 PD。接著，如圖44所示，在布線基板WB上搭載半導體芯片CHP。此時，在布線基板WB
39的芯片搭載面側形成端子TE。如圖45所示，將形成于半導體芯片CHP上的焊盤PD、與形成于布線基板WB上的端子TE通過由金屬線等形成的金屬絲W連接。之后，如圖46所示，以覆蓋半導體芯片CHP及金屬絲W的方式用樹脂MR進行封固。接下來，如圖47所示，在布線基板WB的背面(與芯片搭載面相反側的面)形成用作外部連接端子的焊錫球SB。如圖48所示，能夠通過將布線基板WB進行單片化，制造圖2 所示的本實施方式1的半導體器件。如上所述完成的封裝(半導體器件)為了能夠在各種溫度條件下使用，需要即使應對范圍較廣的溫度變化也正常工作。從這方面考慮，半導體芯片在被封裝化后，實施溫度循環試驗。例如，對用樹脂將半導體芯片封固后的封裝實施溫度循環試驗時，由于在樹脂和半導體芯片中熱膨脹率及楊氏模量不同，所以半導體芯片上被施加應力。此時，在半導體芯片內產生的應力越靠近多層布線層的下層越大，并且，楊氏模量不同的界面被施加最大應力。此處，根據本實施方式1，在一體化的高楊氏模量層(半導體基板IS與接觸層間絕緣膜CIL)與層間絕緣膜IL2(低楊氏模量膜)之間，形成為中楊氏模量膜的層間絕緣膜 ILl0此時，楊氏模量不同的界面包括一體化的高楊氏模量層與層間絕緣膜ILl (中楊氏模量膜)的界面、和層間絕緣膜IL 1(中楊氏模量膜)與層間絕緣膜IL2(低介電常數膜)的界面。即，在本實施方式1中，楊氏模量不同的界面包括2個界面，即，一體化的高楊氏模量層與層間絕緣膜ILl (中楊氏模量膜)的界面、和層間絕緣膜ILl (中楊氏模量膜)與層間絕緣膜IL2(低介電常數膜)的界面。因此，在由高楊氏模量膜構成層間絕緣膜ILl的情況下，應力集中于1個界面上，在本實施方式1中，由中楊氏模量膜構成層間絕緣膜IL1，存在 2個楊氏模量不同的界面，所以應力在該2個界面分散。因此，在本實施方式1中，能夠將在各個界面產生的應力的大小減小。結果，能夠得到能夠防止層間絕緣膜IL2(低楊氏模量膜)從層間絕緣膜IL2(低楊氏模量膜)與層間絕緣膜ILl (中楊氏模量膜)之間的界面剝離的顯著效果。為了簡單易懂地說明本實施方式1的特征，忽略在構成第1精細層的層間絕緣膜 ILl (中楊氏模量膜)與構成第2精細層的層間絕緣膜IL2(低楊氏模量膜)之間形成的阻擋絕緣膜BI1 (高楊氏模量膜)進行說明，但即使在設置該阻擋絕緣膜BI1 (高楊氏模量膜) 的情況下，根據本實施方式1，也能夠防止層間絕緣膜IL2(低楊氏模量膜)的膜剝離。其原因在于，通過由中楊氏模量膜形成構成第1精細層的層間絕緣膜IL1，能夠使一體化的高楊氏模量層與構成第2精細層的層間絕緣膜IL2不直接接觸地分離，并且能夠分散應力。接下來，說明本實施方式1的進一步的特征。本實施方式1中，例如，由具有空隙的SiOC膜形成構成第2精細層的層間絕緣膜IL2。該具有空隙的SiOC膜為低介電常數膜， 且為低楊氏模量膜。在本實施方式1中，通過等離子體CVD法形成具有空隙的SiOC膜。這是本實施方式1的進一步的特征。即，本實施方式1中，主要著眼于通過由中楊氏模量膜形成構成第1精細層的層間絕緣膜IL1，使一體化的高楊氏模量層與構成第2精細層的層間絕緣膜IL2不直接接觸地分離。該構成由于增大層間絕緣膜IL2的粘合力，所以能夠獲得更加顯著的效果。層間絕緣膜IL2例如與阻擋絕緣膜BIl直接接觸，但如果使該接觸更加牢固，則進而能夠防止層間絕緣膜IL2的剝離。因此，在本實施方式1中，通過等離子體CVD法形成構成層間絕緣膜IL2的具有空隙的SiOC膜。其原因在于，根據等離子體CVD法，能夠賦予高能量，形成牢固的結合，所以能夠形成具有牢固的結合的層間絕緣膜IL2。因此，從由具有牢固的粘合力的膜形成層間絕緣膜IL2的觀點考慮，在本實施方式1中，期望在層間絕緣膜IL2中不使用PAE(聚芳醚)等膜。其原因在于，PAE通常通過涂布法形成，所以與等離子體CVD法相比密合力差。如上所述，本實施方式1的特征在于， 通過由中楊氏模量膜形成構成第1精細層的層間絕緣膜IL1，能夠使一體化的高楊氏模量層與構成第2精細層的層間絕緣膜IL2不直接接觸地分離，并且使應力分散，該特征通過由等離子體CVD法形成構成層間絕緣膜IL2的絕緣膜，能夠得到更大的效果。進而，針對本實施方式1的其他特征也進行說明。通常，在半導體裝置中存在在金屬與絕緣膜的界面密合性變差的問題。例如，如圖3所示，適當地設置第2層布線L2的布線圖案，在電源環的附近區域等中，特別是金屬布線的比例變大。此時，一般認為是如下情況，即，由覆蓋半導體芯片的樹脂與半導體芯片的熱膨脹率及楊氏模量的不同引起的應力， 施加到電源環附近區域等金屬布線的比例較多的區域(第2層布線L2的一部分區域)。在這種情況下，在本實施方式1中，在由低楊氏模量膜構成的層間絕緣膜IL2上形成損壞保護膜DPI。因此，能夠對損壞保護膜DPI的表面實施氨等離子體處理且不會對低楊氏模量膜即層間絕緣膜IL2造成損壞。這意味著損壞保護膜DPl與阻擋絕緣膜BI2的密合力提高，即使在金屬布線的比例較多的區域，也能夠防止在上述應力作用下導致損壞保護膜DPl與阻擋絕緣膜BI2的界面剝離。進而，在本實施方式1中，形成在層間絕緣膜IL2上形成損壞保護膜DPI、在該損壞保護膜DPl上形成阻擋絕緣膜BI2的結構。這可以說是如下結構，即，在低楊氏模量膜 (層間絕緣膜IU)與高楊氏模量膜(阻擋絕緣膜BU)之間形成中楊氏模量膜(損壞保護膜DPI)的結構。因此，在低楊氏模量膜(層間絕緣膜IL2)與高楊氏模量膜(阻擋絕緣膜 BI2)之間施加的應力，通過形成中楊氏模量膜(損壞保護膜DPI)被分散。結果，能夠抑制由上述應力導致的低楊氏模量膜(層間絕緣膜IL2)的剝離。(實施方式2)在上述實施方式1中，對用樹脂封固整個半導體芯片的封裝進行說明，在本實施方式2中，對用樹脂封固一部分半導體芯片的封裝進行說明。圖49為表示本實施方式2中的封裝的構成例的剖面圖。在圖49中，在布線基板 WB上搭載半導體芯片CHP。具體而言，在半導體芯片CHP上形成凸點電極(突起電極)BMP， 在布線基板WB上搭載半導體芯片CHP，使該凸點電極BMP與形成于布線基板WB上的端子 (未圖示)電連接。在布線基板WB的背面形成作為外部連接端子起作用的焊錫球SB。在布線基板WB中，形成在布線基板WB主面的端子與形成在布線基板WB背面的焊錫球SB，通過形成于布線基板WB內部的布線(未圖示)電連接。因此，形成于半導體芯片CHP上的凸點電極BMP與用作外部連接端子的焊錫球SB電連接。即，在如圖49所示的封裝中，能夠如下構成，即半導體芯片CHP與外部電路經焊錫球SB進行電連接。進而，在如圖49所示的封裝中，將連接半導體芯片CHP與布線基板WB的凸點電極 BMP用稱作底部填充物(Underfill)UF的樹脂進行封固。即，在如圖49所示的封裝中，以覆蓋凸點電極BMP的方式形成底部填充物UF，通過底部填充物UF保護凸點電極BMP免受濕度及溫度等外部環境的損害，同時提高利用凸點電極BMP的連接強度。另外，用罩部COV覆蓋半導體芯片CHP的上面。由此，在如圖49所示的封裝中，用底部填充物UF來封固半導體芯片CHP的一部分 (凸點電極BMP)，因此由于溫度循環試驗中的溫度變化，應力作用于半導體芯片CHP上。即， 溫度循環試驗引起的范圍較廣的溫度變化施加在封裝上時，由于半導體芯片CHP與底部填充物UF的熱膨脹率及楊氏模量的不同，在半導體芯片CHP上產生應力。在半導體芯片CHP 中產生應力時，可能在形成于半導體芯片CHP內的多層布線中產生膜剝離等問題。在本實施方式2的封裝中也產生與上述實施方式1中的封裝相同的問題。因此，在本實施方式2中，與上述實施方式1(圖3)同樣地，對層間絕緣膜的構成進行了研究。具體而言，如圖3所示，構成第1精細層的層間絕緣膜ILl例如由SiOC膜構成。即，構成第1精細層的層間絕緣膜ILl由中介電常數膜、中楊氏模量膜、換而言之由中密度膜構成。特別是對于層間絕緣膜ILl來說，從特征的功能來說，層間絕緣膜ILl由中楊氏模量膜構成。通過如上所述由中楊氏模量膜形成構成第1精細層的層間絕緣膜IL1，即使在層間絕緣膜的一部分(第2精細層)中使用介電常數低于氧化硅膜的低介電常數膜時， 也能夠防止低介電常數膜的膜剝離，提高半導體器件的可靠性。接下來，一邊參照附圖一邊說明本實施方式2中的半導體器件的制造方法。從圖 13至圖42的工序與上述實施方式1相同。接著，如圖50所示，在將焊盤PD開口后的聚酰亞胺膜PI上，形成凸點下金屬膜(Under Bump Metallurgy)UBM。凸點下金屬膜UBM例如能夠使用濺射法形成，例如，通過鈦膜、鎳膜、鈀膜、鈦 鎢合金屬膜、氮化鈦膜或者金屬膜等的單層膜或層合膜形成。此處，凸點下金屬膜UBM除了提高凸點電極與焊盤及表面保護膜的粘合性的功能之外，還具有阻擋功能，所述阻擋功能是指能夠抑制或防止下述金屬元素的移動，即，在此后的工序中形成的金屬膜的金屬元素向多層布線等中移動、及相反地構成多層布線的金屬元素向金屬膜側中移動。在凸點下金屬膜UBM上形成光致抗蝕劑膜FR3。接著，如圖51所示，通過使用光刻法技術，將光致抗蝕劑膜FR3進行圖案形成。光致抗蝕劑膜FR3形成圖案，使焊盤PD上的凸點電極形成區域開口。即，通過將光致抗蝕劑膜FR3進行圖案形成，形成露出焊盤PD的開口部0P。接下來，如圖52所述，通過使用電鍍法，在露出焊盤PD的開口部OP內形成金屬膜 PF。由此，在焊盤PD上層合形成金屬膜PF。之后，如圖53所示，將已經形成圖案的光致抗蝕劑膜FR3及形成在該光致抗蝕劑膜FR下層的凸點下金屬膜UBM除去。由此，在焊盤PD 上形成凸點電極BMP。如圖M所示，對半導體基板IS實施回流處理(熱處理)，由此使凸點電極BMP的形狀為球狀。如上所述，能夠在半導體基板IS上形成MISFET、多層布線及凸點電極BMP。接下來，如圖55所示，通過切割半導體基板1S，得到多個半導體芯片CHP。在圖55 中，給出了 1個半導體芯片CHP，在該半導體芯片CHP的主面側(元件形成面側)形成凸點電極BMP。接著，如圖56所示，在布線基板WB上搭載半導體芯片CHP。此時，以形成在半導體芯片CHP上的凸點電極BMP與形成在布線基板WB上的端子(未圖示)接觸的方式，在布線基板WB上搭載半導體芯片CHP。如圖57所示，涂布底部填充物UF使其覆蓋配置于半導體芯片CHP與布線基板WB的間隙中的凸點電極BMP。之后，如圖58所示，在布線基板WB的背面(與芯片搭載面相反側的面)形成用作外部連接端子的焊錫球SB。如圖59所示，在半導體芯片CHP的上部安裝罩部，同時將布線基板WB進行單片化，由此能夠制造如圖49所示的本實施方式2中的半導體器件。在本實施方式2的半導體器件中，由于半導體芯片CHP與底部填充物UF接觸，所以在施加溫度循環時，由于半導體芯片CHP與底部填充物UF的熱膨脹率及楊氏模量的不同，在半導體芯片CHP上施加應力。特別是，在半導體芯片內產生的應力越靠近多層布線層的下層越大，并且，在楊氏模量不同的界面施加最大應力。但是，根據本實施方式2，如圖M 所示，由于由中楊氏模量膜形成構成第1精細層的層間絕緣膜IL1，所以能夠使一體化的高楊氏模量層(半導體基板IS與接觸層間絕緣膜CIL)與構成第2精細層的層間絕緣膜IL2 不直接接觸地分離，能夠分散應力。結果，能夠防止由低楊氏模量膜構成的層間絕緣膜IL2 的膜剝離。(實施方式3)在上述實施方式1及上述實施方式2中，對BGA(Ball Grid Array)型封裝進行說明，但在本實施方式3中，對使用了導線框的QFP(Quad Flat Package)型封裝進行說明。圖60對本實施方式3的封裝的構成例進行說明。在圖60中，在裸片焊盤DP上搭載半導體芯片CHP，在該裸片焊盤DP周圍形成框部FP。形成于半導體芯片CHP中的焊盤PD 通過金屬絲W與內部導線IL電連接。半導體芯片CHP、金屬絲W、內部導線IL、裸片焊盤DP 及框部FP被樹脂MR封固。外部導線OL從該樹脂MR露出。如上所述，在如圖60所示的封裝中，由于全部半導體芯片CHP被樹脂MR封固，所以通過溫度循環試驗中的溫度變化，在半導體芯片CHP中施加應力。S卩，由溫度循環試驗導致的范圍較廣的溫度變化施加在封裝上時，由于半導體芯片CHP與樹脂MR的熱膨脹率及楊氏模量的不同在半導體芯片CHP上產生應力。在半導體芯片CHP中產生應力時，有可能發生在形成于半導體芯片CHP內的多層布線中產生膜剝離的問題。在本實施方式3的封裝中， 也產生與上述實施方式1的封裝相同的問題。因此，在本實施方式3中，也與上述實施方式1(圖3)同樣地，對層間絕緣膜的構成進行研究。具體而言，如圖3所示，構成第1精細層的層間絕緣膜ILl例如由SiOC膜構成。即，構成第1精細層的層間絕緣膜ILl由中介電常數膜、中楊氏模量膜、換而言之由中密度膜構成。特別是對于層間絕緣膜ILl從特征的功能來說，層間絕緣膜ILl由中楊氏模量膜構成。如上所述由中楊氏模量膜形成構成第1精細層的層間絕緣膜IL1，由此即使在層間絕緣膜的一部分(第2精細層)使用介電常數低于氧化硅膜的低介電常數膜時，也能夠防止低介電常數膜的膜剝離，提高半導體器件的可靠性。接下來，一邊參照附圖一邊說明本實施方式3的半導體器件的制造方法。圖13至圖42的工序與上述實施方式1相同。由此，能夠在半導體基板IS上形成MISFET及多層布線。之后，通過切割半導體基板1S，得到多個半導體芯片。接著，準備如圖61所示的導線框LF。如圖61所示，導線框LF主要具有搭載半導體芯片的裸片焊盤DP、框部FP、內部導線IL、和外部導線0L。在導線框LF中，被分型線ML 包圍的區域是被樹脂體封固的區域。以下，說明使用如上所述構成的導線框LF制造封裝的工序。圖62表示導線框的一個剖面。如圖62所示，在中央部配置裸片焊盤DP，在包圍該裸片焊盤DP的周圍形成框部FP，在該外側形成內部導線IL。
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接下來，如圖63所示，在裸片焊盤DP上搭載半導體芯片CHP。半導體芯片CHP與裸片焊盤DP，例如通過晶片貼膜(Die Attach Film)(未圖示)及粘合材(未圖示)等粘
I=I ο之后，如圖64所示，將形成于半導體芯片CHP上的焊盤PD與內部導線IL用金屬絲W電連接。如圖65所示，以覆蓋半導體芯片CHP、金屬絲W、內部導線IL、裸片焊盤DP及框部FP的方式用樹脂MR進行封固。之后，形成未圖示的外部導線，能夠制造圖60所示的本實施方式3的半導體器件。在本實施方式3的半導體器件中，由于半導體芯片CHP被樹脂MR封固，所以在施加溫度循環時，因半導體芯片CHP與樹脂MR的熱膨脹率及楊氏模量的不同使得在半導體芯片CHP中施加應力。特別是，在半導體芯片內產生的應力越靠近多層布線層的下層越大，并且，在楊氏模量不同的界面施加最大應力。但是，根據本實施方式3，如圖3所示，由于由中楊氏模量膜形成構成第1精細層的層間絕緣膜IL1，所以能夠使一體化的高楊氏模量層(半導體基板IS與接觸層間絕緣膜CIL)與構成第2精細層的層間絕緣膜IL2不直接接觸地分離，能夠分散應力。結果，能夠防止由低楊氏模量膜構成的層間絕緣膜IL2的膜剝離。(實施方式4)在上述實施方式1中，說明在構成半球狀層的層間絕緣膜IL6、IL7中使用SiOC膜的例子，在本實施方式4中，說明在構成半球狀層的層間絕緣膜中使用TEOS膜或者氧化硅膜的例子。即，在上述實施方式1中，在構成半球狀層的層間絕緣膜IL6、IL7中使用中楊氏模量膜，但在本實施方式4中，在構成半球狀層的層間絕緣膜中使用高楊氏模量膜。本實施方式4的除此之外的構成也與上述實施方式1相同。圖66為表示本實施方式4的半導體器件裝置結構的剖面圖。在圖66中，本實施方式4的裝置結構與上述實施方式1的裝置結構基本相同。不同之處在于，如圖66所示在本實施方式4中構成半球狀層(第6層布線L6、第7層布線L7)的層間絕緣膜ILlO及層間絕緣膜ILll由為高楊氏模量膜的TEOS膜或者氧化硅膜構成。由此，在本實施方式4中，具有能夠提高半球狀層的機械強度的優點。例如，在電特性檢查時焊盤PD與探針(probe)接觸，此時半球狀層易于被探針損壞。進而，在將半導體基板IS單片化為多個半導體芯片的切割工序等裝配工序中，半球狀層是比位于下層的第2精細層易受損壞的層。從這方面考慮，為了具有對上述各種損壞的耐性，半球狀層需要具有一定程度的機械強度。考慮到這方面，在上述實施方式1中，由中楊氏模量膜形成構成半球狀層的層間絕緣膜IL6、IL7，但在這種情況下機械強度也有可能不充足。因此，在構成半球狀層的層間絕緣膜IL10、ILll中使用在本實施方式1中機械強度高于SiOC膜(中楊氏模量膜)的TEOS膜及氧化硅膜，由此提高對探針損壞等的耐性。在如上所述構成的本實施方式4中，施加溫度循環時，由于半導體芯片與樹脂的熱膨脹率及楊氏模量的不同，導致在半導體芯片上施加應力。特別是，在半導體芯片內產生的應力越靠近多層布線層的下層越大，并且，在楊氏模量不同的界面施加最大應力。該特性不受構成半球狀層的層間絕緣膜的材質的影響。因此，在形成與上述實施方式1基本相同的結構的本實施方式4中，如圖66所示，由于由中楊氏模量膜形成構成第1精細層的層間絕緣膜IL1，所以也能夠使一體化的高楊氏模量層(半導體基板IS與接觸層間絕緣膜CIL) 與構成第2精細層的層間絕緣膜IL2不直接接觸地分離，能夠分散應力。結果，能夠防止由低楊氏模量膜構成的層間絕緣膜IL2的膜剝離，這與上述實施方式1相同。說明實際上根據本實施方式4能夠降低應力。圖67為表示自半導體基板表面的距離與剪切應力的關系的圖形。在圖67中，橫軸表示自半導體基板表面的距離(nm)，縱軸表示剪切應力。需要說明的是，剪切應力的值表示相對的數值，大概“-1，，的值為弓I起膜剝離的大小的應力值。圖12的上部記載的“1” “8”的數值表示多層布線的各層。例如，“1”表示第1 精細層，“2” “5”表示第2精細層。進而，“6” “8”表示半球狀層和球狀層。需要說明的是，還給出接觸層。在本實施方式4中，給出由SiOC膜(中楊氏模量膜)形成第1層布線(第1精細層)與第2層布線(第2精細層)的邊界的情況。由該曲線可知，在第1層布線(第1精細層)與第2層布線(第2精細層)的邊界產生的應力，分散于接觸層與第1層布線(第1 精細層)的邊界、變小。即，如圖67所示，在接觸層與第1層布線的邊界產生的應力、和在第1層布線與第2層布線的邊界產生的應力，均被抑制為與容易引起膜剝離的應力值“_1” 相比足夠小的值。這表示，通過由中楊氏模量膜形成第1層布線，能夠使一體化的高楊氏模量層(半導體基板IS與接觸層間絕緣膜CIL)與構成第2精細層的層間絕緣膜IL2不直接接觸地分離，能夠使應力分散。因此，根據表示本實施方式4的曲線可知，能夠充分防止構成第2層布線(第2精細層)的層間絕緣膜(低楊氏模量膜)的剝離。(實施方式5)在上述實施方式1中，已經對由中楊氏模量膜構成構成第1精細層的層間絕緣膜 ILl的例子進行了說明，在本實施方式5中，針對由中楊氏模量膜、低楊氏模量膜與中楊氏模量膜的層合膜形成構成第1精細層的層間絕緣膜的例子進行說明。圖68為表示本實施方式5的半導體器件的裝置結構的剖面圖。在圖68中，本實施方式5的裝置結構具有與上述實施方式1的裝置結構(圖3參照)大致相同的結構。不同之處在于構成第1精細層的層間絕緣膜的結構。具體而言，在本實施方式5中，如圖68所示，由層間絕緣膜ILla、形成于該層間絕緣膜ILla上的層間絕緣膜ILlb和形成于層間絕緣膜ILlb上的層間絕緣膜ILlc形成構成第1精細層的層間絕緣膜。此時，層間絕緣膜ILla 由SiOC膜、HSQ膜或者MSQ膜等中楊氏模量膜構成，層間絕緣膜ILlb由具有空隙的SiOC 膜、具有空隙的HSQ膜或者具有空隙的MSQ膜等低楊氏模量膜構成。另一方面，層間絕緣膜 ILlc由中楊氏模量膜構成，所述中楊氏模量膜由SiOC膜、HSQ膜或者MSQ膜等形成。以下說明這樣構成的理由。首先，基本上構成第1精細層的第1層布線Ll被微細化，布線間隔也變窄。由此，埋入布線間的層間絕緣膜的介電常數成為問題。即，層間絕緣膜的介電常數升高時，構成第1層布線Ll的布線間的寄生電容增加，產生信號延遲。從防止該信號延遲的觀點考慮，期望盡量降低構成第1精細層的層間絕緣膜的介電常數。因此， 在本實施方式5中，首先，由為低介電常數膜的層間絕緣膜ILlb形成構成第1精細層的層間絕緣膜。即，為了降低介電常數，層間絕緣膜ILlb由具有空隙的SiOC膜構成。通過由具有空隙的SiOC膜構成層間絕緣膜ILlb，能夠實現層間絕緣膜的低介電常數化，但是另一方面，層間絕緣膜ILlb成為機械強度低的低楊氏模量膜。因此，為了增強層間絕緣膜ILlb的機械強度，在層間絕緣膜ILlb上，形成由中楊氏模量膜構成的層間絕緣膜ILlc。S卩，層間絕緣膜ILlc是為了增強位于下層的層間絕緣膜ILlb的機械強度以及為了保護層間絕緣膜
45ILlb免受各種損壞而設置的膜。接著，說明層間絕緣膜ILla的重要功能。例如，在未形成層間絕緣膜ILla的情況下，為低楊氏模量膜的層間絕緣膜ILlb與為高楊氏模量膜的接觸層間絕緣膜CIL接觸。進而，由于該接觸層間絕緣膜CIL形成于半導體基板IS上，所以由半導體基板IS與接觸層間絕緣膜CIL形成的一體的高楊氏模量層，與為低楊氏模量膜的層間絕緣膜ILlb直接接觸。在本實施方式5中也同樣地，在施加溫度循環時，由于半導體芯片與樹脂的熱膨脹率及楊氏模量的不同，導致在半導體芯片上施加應力。特別是，在半導體芯片內產生的應力越靠近多層布線層的下層越大，并且，在楊氏模量不同的界面被施加最大應力。因此，在本實施方式5的情況下，不形成層間絕緣膜ILla時，在一體的高楊氏模量層與為低楊氏模量膜的層間絕緣膜ILlb的邊界被施加最大的應力。結果，產生層間絕緣膜ILlb的膜剝離。因此，在本實施方式5中，在為低楊氏模量膜的層間絕緣膜ILlb的下層，形成中楊氏模量膜即層間絕緣膜ILla。如上所述，根據本實施方式5在由低楊氏模量膜形成的層間絕緣膜ILlb的下層形成由中楊氏模量膜形成的層間絕緣膜ILla形成，因此能夠使一體化的高楊氏模量層(半導體基板IS與接觸層間絕緣膜CIL)與層間絕緣膜ILlb不直接接觸地分離，能夠分散應力。結果能夠防止由低楊氏模量膜構成的層間絕緣膜ILlb的膜剝離。本實施方式5的半導體器件如上所述地構成，以下一邊參照附圖一邊說明其制造方法。由圖13至圖16所示的工序與上述實施方式1相同。接下來，如圖69所示，在形成有柱塞PLGl的接觸層間絕緣膜CIL上，依次形成層間絕緣膜ILla、層間絕緣膜ILlb及層間絕緣膜ILlc。層間絕緣膜ILla例如由為中楊氏模量膜的SiOC膜構成，例如能夠通過使用 CVD法形成。層間絕緣膜ILlb例如由為低楊氏模量膜的具有空隙的SiOC膜構成，例如，能夠通過使用CVD法形成。另外，層間絕緣膜ILlc例如由為中楊氏模量膜的SiOC膜構成，例如，能夠通過使用CVD法形成。接著，如圖70所示，通過使用光刻法技術及蝕刻技術，貫通層間絕緣膜ILla ILlc，形成在底面露出柱塞PLGl的布線槽WDl。之后，如圖71所示，在形成有布線槽WDl的層間絕緣膜ILlc上形成阻擋導體膜 (銅擴散防止膜)(未圖示)。具體而言，阻擋導體膜由鉭(Ta)、鈦(Ti)、釕(Ru)、鎢(W)、錳 (Mn)及它們的氮化物及氮化硅化物、或它們的層合膜構成，例如，通過使用濺射法形成。接下來，在形成于布線槽WDl內部及層間絕緣膜ILlc上的阻擋導體膜上，例如，通過濺射法形成由薄銅膜形成的籽晶膜。于是，通過以該籽晶膜作為電極的電解電鍍法形成銅膜Cul。以埋入布線槽WDl的形式形成該銅膜Cul。該銅膜Cul例如由以銅作為主體的膜形成。具體而言，由銅(Cu)或銅合金(銅(Cu)與鋁(Al)、鎂(Mg)、鈦(Ti)、錳(Mn)、鐵 (Fe)、鋅(Zn)、鋯(Zr)、鈮(Nb)、鉬(Mo)、釕(Ru)、鈀(Pd)、銀(Ag)、金(Au)、In (銦)、鑭系金屬、錒系金屬等合金)形成。接著，如圖72所示，將形成在層間絕緣膜ILlc上的不需要的阻擋導體膜及銅膜 Cul通過CMP法除去。由此，能夠在布線槽WDl上形成埋入有阻擋導體膜和銅膜Cul的第1 層布線Ll (第1精細層)。需要說明的是，設置層間絕緣膜ILlc作為針對該CMP法的研磨壓力的阻擋膜，具有防止CMP對層間絕緣膜ILlb的研磨壓力的功能。其后的工序與上述實施方式1相同。由此，能夠制造本實施方式5的半導體器件。以上，基于實施方式具體說明本發明人研究的發明，但本發明不限于上述實施方
產業上的可利用性
本發明能夠廣泛用于制造
符號說明
IS半導體基板
BIl阻擋絕緣膜
BIlaSiCN 膜
BIlbSiCO 膜
BI2阻擋絕緣膜
BI3阻擋絕緣膜
BI4阻擋絕緣膜
BI5阻擋絕緣膜
BI6阻擋絕緣膜
BI6aSiCN 膜
BI6bSiCO 膜
BI7a阻擋絕緣膜
BI7alSiCN 膜
BI7a2SiCO 膜
BI7b蝕刻停止絕緣膜
BI8阻擋絕緣膜
BMl阻擋導體膜
BM2阻擋導體膜
BM7阻擋導體膜
BM8阻擋導體膜
BMP凸點電極
CHP半導體芯片
CIL接觸層間絕緣膜
CMPlCMP保護膜
CNTl接觸孔
COV罩部
CP布線
Cul銅膜
Cu2銅膜
Cu3銅膜
Cu4銅膜
DP裸片焊盤
DPI損壞保護膜
DP2損壞保護膜
DP3損壞保護膜
DP4損壞保護膜
FP框部
FRl光致抗蝕劑膜
FR2光致抗蝕劑膜
FR3光致抗蝕劑膜
IL內部導線
ILl層旬絕緣膜
ILla層旬絕緣膜
ILlb層旬絕緣膜
ILlc層旬絕緣膜
IL2層旬絕緣膜
IL3層旬絕緣膜
IL4層旬絕緣膜
IL5層旬絕緣膜
IL6層旬絕緣膜
IL7層旬絕緣膜
IL8a層旬絕緣膜
IL8b層旬絕緣膜
IL9層旬絕緣膜
ILlO層旬絕緣膜
ILll層旬絕緣膜
LF導線框
Ll第1層布線
L2第2層布線
L3第3層布線
L4第4層布線
L5第5層布線
L6第6層布線
L7第7層布線
L8第8層布線
L9最上層布線
ML分型線
MR樹脂
OL外部導線
OP開口部
PAS鈍化膜
PD焊盤
PF金屬膜
PI聚酰亞胺膜
說明書
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PLGl柱塞
PLG2柱塞
PLG3柱塞
PLG4柱塞
PLG5柱塞
PLG6柱塞
PLG7柱塞
PLG8柱塞
PLG9柱塞
QMISFET
SB焊錫球
TE端子
UBM凸點下金屬膜
UF底部填充物
Vl通孔
V2通孔
V3通孔
W金屬絲
WB布線基板
WDl布線槽
WD2布線槽
WD3布線槽
WD4布線槽
權利要求
1.一種半導體器件的制造方法，其特征在于，包括下述工序，(a)工序，在半導體基板上形成MISFET，(b)工序，在覆蓋所述MISFET的所述半導體基板上形成接觸層間絕緣膜，(c)工序，在所述接觸層間絕緣膜內形成第1柱塞，將所述第1柱塞與所述MISFET電連接，(d)工序，在形成了所述第1柱塞的所述接觸層間絕緣膜上形成第1層間絕緣膜，(e)工序，形成埋入到所述第1層間絕緣膜內的第1層布線，將所述第1層布線與所述第1柱塞進行電連接，(f)工序，在形成了所述第1層布線的所述第1層間絕緣膜上形成第2層間絕緣膜，(g)工序，形成埋入到所述第2層間絕緣膜內的第2柱塞及第2層布線，通過所述第2 柱塞將所述第2層布線與所述第1層布線電連接，(h)工序，在所述第2層間絕緣膜上進一步形成多層布線，(i)工序，在所述多層布線的最上層布線上形成鈍化膜，(j)工序，在所述鈍化膜中形成開口部，從所述開口部露出所述最上層布線的一部分， 由此形成焊盤，(k)工序，將所述半導體基板單片化為半導體芯片，和(I)工序，將所述半導體芯片封裝，所述(1)工序包括至少將所述半導體芯片的形成所述MISFET的一側即主面側的一部分用樹脂封固的工序，在所述接觸層間絕緣膜、所述第1層間絕緣膜和所述第2層間絕緣膜中，所述接觸層間絕緣膜由楊氏模量最高的高楊氏模量膜形成，所述第2層間絕緣膜由楊氏模量最低的低楊氏模量膜形成，所述第1層間絕緣膜由楊氏模量低于所述接觸層間絕緣膜、并且楊氏模量高于所述第2層間絕緣膜的中楊氏模量膜形成。
2.如權利要求1所述的半導體器件的制造方法，其特征在于， 所述(1)工序包括下述工序，(II)工序，準備表面具有端子的布線基板，(12)工序，在所述布線基板上搭載所述半導體芯片，(13)工序，用金屬絲將形成在所述半導體芯片上的所述焊盤、與形成在所述布線基板上的所述端子進行電連接，和(14)工序，以覆蓋所述半導體芯片的方式用所述樹脂進行封固。
3.如權利要求1所述的半導體器件的制造方法，其特征在于，在所述(j)工序后所述(k)工序前，具有形成與所述焊盤電連接的凸點電極的工序， 所述(1)工序包括下述工序，(11)工序，準備表面具有端子的布線基板，(12)工序，在所述布線基板上搭載所述半導體芯片，使形成在所述布線基板上的所述端子與形成在所述半導體芯片上的所述凸點電極電連接，和(13)工序，用所述樹脂對所述半導體芯片與所述布線基板的連接部進行封固。
4.如權利要求1所述的半導體器件的制造方法，其特征在于， 所述(1)工序具有下述工序，(11)工序，準備具有裸片焊盤和導線的導線框，(12)工序，在所述裸片焊盤上搭載所述半導體芯片，(13)工序，用金屬絲將形成在所述半導體芯片上的所述焊盤與形成在所述導線框上的所述導線電連接，和(14)工序，用所述樹脂對所述半導體芯片進行封固。
5.如權利要求1所述的半導體器件的制造方法，其特征在于，所述接觸層間絕緣膜由氧化硅膜、SiOF膜、或者氮化硅膜中的任一種膜形成。
6.如權利要求5所述的半導體器件的制造方法，其特征在于，所述第1層間絕緣膜由SiOC膜、HSQ膜、或者MSQ膜中的任一種膜形成。
7.如權利要求6所述的半導體器件的制造方法，其特征在于，所述第2層間絕緣膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ 膜中的任一種膜形成。
8.如權利要求7所述的半導體器件的制造方法，其特征在于， 所述鈍化膜包括氮化硅膜，存在于所述第1層間絕緣膜與所述半導體基板之間的絕緣膜均具有所述高楊氏模量膜的楊氏模量以上的楊氏模量。
9.如權利要求1所述的半導體器件的制造方法，其特征在于，所述接觸層間絕緣膜由臭氧TEOS膜與等離子體TEOS膜的層合膜形成，所述臭氧TEOS 膜通過使用臭氧與TEOS作為原料的熱CVD法形成，所述等離子體TEOS膜通過使用TEOS作為原料的等離子體CVD法形成，所述第1層間絕緣膜由SiOC膜形成，所述第2層間絕緣膜由具有空隙的SiOC膜形成。
10.如權利要求1所述的半導體器件的制造方法，其特征在于，所述第1層布線、所述第2層布線及所述多層布線由以銅膜作為主成分的銅布線構成， 還包括在形成了所述第1層布線的所述第1層間絕緣膜與所述第2層間絕緣膜之間形成銅擴散防止膜的工序，所述銅擴散防止膜防止構成所述銅布線的銅原子的擴散。
11.如權利要求10所述的半導體器件的制造方法，其特征在于，所述銅擴散防止膜由包括碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一種的膜形成。
12.如權利要求1所述的半導體器件的制造方法，其特征在于， 所述(h)工序包括下述工序，(hi)工序，形成由楊氏模量高于所述第2層間絕緣膜的中楊氏模量膜形成的第3層間絕緣膜，形成布線使其埋入到所述第3層間絕緣膜中，和(h2)工序，在所述第3層間絕緣膜的上層形成第4層間絕緣膜，所述第4層間絕緣膜由楊氏模量高于所述第3層間絕緣膜的高楊氏模量膜形成，且形成布線使其埋入到所述第 4層間絕緣膜中，。
13.如權利要求1所述的半導體器件的制造方法，其特征在于，所述(h)工序中形成的所述多層布線，均形成在由楊氏模量高于所述第1層間絕緣膜及所述第2層間絕緣膜的高楊氏模量膜形成的層間絕緣膜上。
14.一種半導體器件的制造方法，其特征在于，包括下述工序 (a)工序，在半導體基板上形成MISFET，(b)工序，在覆蓋所述MISFET的所述半導體基板上形成接觸層間絕緣膜，(c)工序，在所述接觸層間絕緣膜內形成第1柱塞，將所述第1柱塞與所述MISFET電連接，(d)工序，在形成了所述第1柱塞的所述接觸層間絕緣膜上形成第1層間絕緣膜，(e)工序，形成埋入到所述第1層間絕緣膜內的第1層布線，將所述第1層布線與所述第1柱塞進行電連接，(f)工序，在所述第1層間絕緣膜上進一步形成多層布線，(g)工序，在所述多層布線的最上層布線上形成鈍化膜，(h)工序，在所述鈍化膜中形成開口部，從所述開口部露出所述最上層布線的一部分由此形成焊盤，(i)工序，將所述半導體基板單片化為半導體芯片，和 (j)工序，將所述半導體芯片封裝，所述(j)工序包括至少將所述半導體芯片的形成所述MISFET的一側即主面側的一部分用樹脂封固的工序，所述接觸層間絕緣膜由楊氏模量高于所述第1層間絕緣膜的高楊氏模量膜形成， 所述(d)工序包括下述工序，(dl)工序，在所述接觸層間絕緣膜上，形成楊氏模量低于所述接觸層間絕緣膜的中楊氏模量膜，和(d2)工序，在所述中楊氏模量膜上，形成楊氏模量低于所述中楊氏模量膜的低楊氏模量膜。
15.如權利要求14所述的半導體器件的制造方法，其特征在于， 所述(j)工序包括下述工序，(jl)工序，準備表面具有端子的布線基板，(j2)工序，在所述布線基板上搭載所述半導體芯片，(j3)工序，用金屬絲將形成在所述半導體芯片上的所述焊盤、與形成在所述布線基板上的所述端子電連接，和(j4)工序，以覆蓋所述半導體芯片的方式用所述樹脂進行封固。
16.如權利要求14所述的半導體器件的制造方法，其特征在于，在所述(h)工序后、所述(i)工序前，具有形成與所述焊盤電連接的凸點電極的工序，所述(j)工序包括下述工序，(jl)工序，準備表面具有端子的布線基板，(j2)工序，在所述布線基板上搭載所述半導體芯片，使形成在所述布線基板上的所述端子與形成在所述半導體芯片上的所述凸點電極電連接，和(j3)工序，用所述樹脂將所述半導體芯片與所述布線基板的連接部進行封固。
17.如權利要求14所述的半導體器件的制造方法，其特征在于， 所述(j)工序包括下述工序，(jl)工序，準備具有裸片焊盤和導線的導線框， (j2)工序，在所述裸片焊盤上搭載所述半導體芯片，(j3)工序，用金屬絲將形成在所述半導體芯片上的所述焊盤與形成在所述導線框上的所述導線電連接，和(j4)工序，用所述樹脂將所述半導體芯片進行封固。
18.如權利要求14所述的半導體器件的制造方法，其特征在于，所述接觸層間絕緣膜由氧化硅膜、SiOF膜、或者氮化硅膜中的任一種膜形成。
19.如權利要求18所述的半導體器件的制造方法，其特征在于，構成所述第1層間絕緣膜的所述中楊氏模量膜由SiOC膜、HSQ膜、或者MSQ膜中的任一種膜形成，構成所述第1層間絕緣膜的所述低楊氏模量膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ膜中的任一種膜形成。
20.如權利要求14所述的半導體器件的制造方法，其特征在于，所述接觸層間絕緣膜由臭氧TEOS膜與等離子體TEOS膜的層合膜形成，所述臭氧TEOS 膜通過使用臭氧與TEOS作為原料的熱CVD法形成，所述等離子體TEOS膜通過使用TEOS作為原料的等離子體CVD法形成，構成所述第1層間絕緣膜的所述中楊氏模量膜由SiOC膜形成，構成所述第1層間絕緣膜的所述低楊氏模量膜由具有空隙的SiOC膜形成。
21.如權利要求14所述的半導體器件的制造方法，其特征在于， 所述第1層布線由以銅膜作為主成分的銅布線構成，還包括在形成了所述第1層布線的所述第1層間絕緣膜上形成銅擴散防止膜的工序， 所述銅擴散防止膜防止構成所述銅布線的銅原子的擴散。
22.如權利要求21所述的半導體器件的制造方法，其特征在于，所述銅擴散防止膜由包括碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一種的膜形成。
23.一種半導體器件，其特征在于，具有(a)具有焊盤的半導體芯片，和(b)對所述半導體芯片進行封裝的封裝體，所述封裝體具有至少將所述半導體芯片的形成MISFET的一側即主面側的一部分進行封固的樹脂體，所述半導體芯片具有 (al)半導體基板，(a2)形成在所述半導體基板上的所述MISFET， (a3)形成在覆蓋所述MISFET的所述半導體基板上的接觸層間絕緣膜， (a4)貫通所述接觸層間絕緣膜與所述MISFET進行電連接的第1柱塞， (a5)在形成有所述第1柱塞的所述接觸層間絕緣膜上形成的第1層間絕緣膜， (a6)形成在所述第1層間絕緣膜內、與所述第1柱塞進行電連接的第1層布線， (a7)在形成有所述第1層布線的所述第1層間絕緣膜上形成的第2層間絕緣膜、 (a8)形成在所述第2層間絕緣膜內、與所述第1層布線進行電連接的第2柱塞，和 (a9)形成在所述第2層間絕緣膜內、與所述第2柱塞進行電連接的第2層布線， 在所述接觸層間絕緣膜、所述第1層間絕緣膜和所述第2層間絕緣膜中，所述接觸層間絕緣膜由楊氏模量最高的高楊氏模量膜形成，所述第2層間絕緣膜由楊氏模量最低的低楊氏模量膜形成，所述第1層間絕緣膜由楊氏模量低于所述接觸層間絕緣膜、且高于所述第2 層間絕緣膜的中楊氏模量膜形成。
24.如權利要求23所述的半導體器件，其特征在于，所述封裝體具有表面具有端子的布線基板，所述布線基板上搭載所述半導體芯片，并且，形成于所述布線基板上的所述端子與形成于所述半導體芯片上的所述焊盤通過金屬絲連接，所述樹脂體以覆蓋所述半導體芯片的形式形成。
25.如權利要求23所述的半導體器件，其特征在于，所述封裝體具有表面具有端子的布線基板，在所述半導體芯片上形成與所述焊盤電連接的凸點電極，在所述布線基板上搭載所述半導體芯片使所述布線基板的所述端子與形成于所述半導體芯片上的所述凸點電極接觸，以對連接所述布線基板與所述半導體芯片的所述凸點電極進行封固的方式形成所述樹脂體。
26.如權利要求23所述的半導體器件，其特征在于，所述封裝體具有裸片焊盤、和配置在所述裸片焊盤周圍的導線，所述半導體芯片搭載在所述裸片焊盤上，并且，所述導線、與形成在所述半導體芯片上的所述焊盤通過金屬絲連接，所述樹脂體以覆蓋所述半導體芯片的形式形成。
27.如權利要求23所述的半導體器件，其特征在于，所述接觸層間絕緣膜由氧化硅膜、SiOF膜、或者氮化硅膜中的任一種膜形成。
28.如權利要求27所述的半導體器件，其特征在于，所述第1層間絕緣膜由SiOC膜、HSQ膜、或者MSQ膜中的任一種膜形成。
29.如權利要求觀所述的半導體器件，其特征在于，所述第2層間絕緣膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ 膜中的任一種膜形成。
30.如權利要求23所述的半導體器件，其特征在于，所述接觸層間絕緣膜由臭氧TEOS膜與等離子體TEOS膜的層合膜形成，所述臭氧TEOS 膜通過使用臭氧與TEOS作為原料的熱CVD法形成，所述等離子體TEOS膜通過使用TEOS作為原料的等離子體CVD法形成，所述第1層間絕緣膜由SiOC膜形成，所述第2層間絕緣膜由具有空隙的SiOC膜形成。
31.如權利要求23所述的半導體器件，其特征在于，所述第1層布線及所述第2層布線由以銅膜作為主成分的銅布線構成，進而，在形成有所述第1層布線的所述第1層間絕緣膜與所述第2層間絕緣膜之間具有銅擴散防止膜，所述銅擴散防止膜防止構成所述銅布線的銅原子的擴散，存在于所述第1層間絕緣膜與所述半導體基板之間的絕緣膜均具有所述高楊氏模量膜的楊氏模量以上的楊氏模量。
32.如權利要求31所述的半導體器件，其特征在于，所述銅擴散防止膜由包括碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一種的膜形成。
33.一種半導體器件，其特征在于，具有(a)具有焊盤的半導體芯片，和(b)對所述半導體芯片進行封裝的封裝體，所述封裝體具有至少將所述半導體芯片的形成MISFET的一側即主面側的一部分進行封固的樹脂體，所述半導體芯片具有 (al)半導體基板，(a2)形成在所述半導體基板上的所述MISFET， (a3)形成在覆蓋所述MISFET的所述半導體基板上的接觸層間絕緣膜， (a4)貫通所述接觸層間絕緣膜、與所述MISFET進行電連接的第1柱塞， (a5)在形成有所述第1柱塞的所述接觸層間絕緣膜上形成的第1層間絕緣膜， (a6)形成在所述第1層間絕緣膜內、與所述第1柱塞進行電連接的第1層布線， (a7)在形成有所述第1層布線的所述第1層間絕緣膜上形成的第2層間絕緣膜， (a8)形成在所述第2層間絕緣膜內、與所述第1層布線進行電連接的第2柱塞，和 (a9)形成在所述第2層間絕緣膜內、與所述第2柱塞進行電連接的第2層布線， 在所述接觸層間絕緣膜、所述第1層間絕緣膜和所述第2層間絕緣膜中，所述接觸層間絕緣膜由介電常數最高的膜形成，所述第2層間絕緣膜，由介電常數最低的膜形成，所述第 1層間絕緣膜由介電常數低于所述接觸層間絕緣膜、并且介電常數高于所述第2層間絕緣膜的膜形成。
34.一種半導體器件，其特征在于，具有(a)具有焊盤的半導體芯片，和(b)對所述半導體芯片進行封裝的封裝體，所述封裝體具有至少將所述半導體芯片的形成MISFET的一側即主面側的一部分進行封固的樹脂體，所述半導體芯片具有 (al)半導體基板，(a2)形成在所述半導體基板上的所述MISFET， (a3)形成在覆蓋所述MISFET的所述半導體基板上的接觸層間絕緣膜， (a4)貫通所述接觸層間絕緣膜、與所述MISFET進行電連接的第1柱塞， (a5)在形成有所述第1柱塞的所述接觸層間絕緣膜上形成的第1層間絕緣膜， (a6)形成在所述第1層間絕緣膜內、與所述第1柱塞進行電連接的第1層布線， (a7)在形成有所述第1層布線的所述第1層間絕緣膜上形成的第2層間絕緣膜， (a8)形成在所述第2層間絕緣膜內、與所述第1層布線進行電連接的第2柱塞，和 (a9)形成在所述第2層間絕緣膜內、與所述第2柱塞進行電連接的第2層布線， 在所述接觸層間絕緣膜、所述第1層間絕緣膜和所述第2層間絕緣膜中，所述接觸層間絕緣膜由密度最高的膜形成，所述第2層間絕緣膜由密度最低的膜形成，所述第1層間絕緣膜由密度低于所述接觸層間絕緣膜、并且高于所述第2層間絕緣膜的膜形成。
35.一種半導體器件，其特征在于，具有(a)具有焊盤的半導體芯片，和(b)對所述半導體芯片進行封裝的封裝體，所述封裝體具有至少將所述半導體芯片的形成MISFET的一側即主面側的一部分進行封固的樹脂體，所述半導體芯片具有 (al)半導體基板，(a2)形成在所述半導體基板上的所述MISFET， (a3)形成在覆蓋所述MISFET的所述半導體基板上的接觸層間絕緣膜， (a4)貫通所述接觸層間絕緣膜、與所述MISFET進行電連接的第1柱塞， (a5)在形成有所述第1柱塞的所述接觸層間絕緣膜上形成的第1層間絕緣膜，和 (a6)形成在所述第1層間絕緣膜內、與所述第1柱塞進行電連接的第1層布線， 所述第1層間絕緣膜的楊氏模量低于所述接觸層間絕緣膜的楊氏模量，并且，所述第1 層間絕緣膜由下述(a5_l)和(a5_2)構成，(a5-l)形成在所述接觸層間絕緣膜上、楊氏模量低于所述接觸層間絕緣膜的中楊氏模量膜，(a5-2)形成在所述中楊氏模量膜上、楊氏模量低于所述中楊氏模量膜的低楊氏模量膜。
36.一種半導體器件的制造方法，其特征在于，包括下述工序，(a)工序，在半導體基板上形成MISFET，(b)工序，在覆蓋所述MISFET的所述半導體基板上形成接觸層間絕緣膜，(c)工序，在所述接觸層間絕緣膜內形成第1柱塞，將所述第1柱塞與所述MISFET電連接，(d)工序，在形成有所述第1柱塞的所述接觸層間絕緣膜上形成第1層間絕緣膜，(e)工序，形成埋入到所述第1層間絕緣膜內的第1層布線，將所述第1層布線與所述第1柱塞進行電連接，(f)工序，在形成有所述第1層布線的所述第1層間絕緣膜上形成第2層間絕緣膜，(g)工序，形成埋入到所述第2層間絕緣膜內的第2柱塞及第2層布線，將所述第2層布線與所述第1層布線經所述第2柱塞進行電連接，(h)工序，在所述第2層間絕緣膜上進一步形成多層布線，(i)工序，在所述多層布線的最上層布線上形成鈍化膜，(j)工序，在所述鈍化膜中形成開口部，從所述開口部露出所述最上層布線的一部分， 由此形成焊盤，(k)工序，將所述半導體基板單片化為半導體芯片，和(I)工序，將所述半導體芯片封裝，所述(1)工序具有至少將所述半導體芯片的形成所述MISFET的一側即主面側的一部分用樹脂封固的工序，所述接觸層間絕緣膜由氧化硅膜、SiOF膜、或者TEOS膜中的任一種膜形成， 所述第1層間絕緣膜由SiOC膜、HSQ膜、或者MSQ膜中的任一種膜形成， 所述第2層間絕緣膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ 膜中的任一種膜形成。
37.如權利要求36所述的半導體器件的制造方法，其特征在于， 所述(1)工序包括(II)工序，準備表面具有端子的布線基板，(12)工序，在所述布線基板上搭載所述半導體芯片，(13)工序，用金屬絲將形成在所述半導體芯片上的所述焊盤、與形成在所述布線基板上的所述端子電連接，和(14)工序，以覆蓋所述半導體芯片的方式用所述樹脂進行封固。
38.如權利要求36所述的半導體器件的制造方法，其特征在于，在所述(j)工序后、所述(k)工序前，具有形成與所述焊盤電連接的凸點電極的工序， 所述(1)工序包括(11)工序，準備表面具有端子的布線基板，(12)工序，在所述布線基板上搭載所述半導體芯片，使形成在所述布線基板上的所述端子與形成在所述半導體芯片上的所述凸點電極電連接，和(13)工序，用所述樹脂對所述半導體芯片與所述布線基板的連接部進行封固。
39.如權利要求36所述的半導體器件的制造方法，其特征在于， 所述(1)工序包括(11)工序，準備具有裸片焊盤和導線的導線框，(12)工序，在所述裸片焊盤上搭載所述半導體芯片，(13)工序，用金屬絲將形成在所述半導體芯片上的所述焊盤與形成在所述導線框上的所述導線電連接，和(14)工序，用所述樹脂對所述半導體芯片進行封固。
40.如權利要求36所述的半導體器件的制造方法，其特征在于， 在所述(f)工序與(g)工序之間，包括(m)工序，在所述第2層間絕緣膜上形成由SiOC膜構成的損壞保護膜，和 (η)工序，在所述損壞保護膜上形成由TEOS膜或氧化硅膜構成的CMP保護膜， 在所述(g)工序中，通過CMP法除去所述CMP保護膜上的金屬、所述CMP保護膜及所述損壞保護膜的一部分，由此形成所述第2層布線。
41.如權利要求40所述的半導體器件的制造方法，其特征在于，還包括(ο)工序，在所述第1層間絕緣膜與所述第2層間絕緣膜之間設置由第1膜和第2膜構成的第1層合膜，所述第1膜選自SiCN膜或SiN膜，所述第2膜設置在第1膜上， 選自SiCO膜、氧化硅膜、或TEOS膜， 在所述(g)工序中，形成所述第2柱塞用的第2柱塞孔使所述第1層合膜露出，之后形成所述第2層布線用的槽。
42.如權利要求41所述的半導體器件的制造方法，其特征在于， 所述(g)工序包括下述工序，(gl)工序，通過蝕刻所述CMP保護膜、所述損壞保護膜及所述第2層間絕緣膜，露出所述第1層合膜，形成所述第2柱塞孔，(g2)工序，進行蝕刻使所述損壞保護膜露出，由此在所述CMP保護膜上形成與所述第2 層布線對應的槽用圖案，(g3)工序，通過灰化，除去用于形成所述槽用圖案的抗蝕劑圖案，和(g4)工序，通過蝕刻使用所述槽用圖案在所述第2層間絕緣膜上形成所述第2布線用槽，同時除去所述第2柱塞孔的底部的所述第1層合膜，由此露出所述第1層布線。
43.如權利要求42所述的半導體器件的制造方法，其特征在于， 所述鈍化膜包括氮化硅膜，存在于所述第1層間絕緣膜與所述半導體基板之間的絕緣膜，均具有所述接觸層間絕緣膜的楊氏模量以上的楊氏模量。
44.如權利要求36所述的半導體器件的制造方法，其特征在于，所述接觸層間絕緣膜由臭氧TEOS膜與等離子體TEOS膜的層合膜形成，所述臭氧TEOS 膜通過使用臭氧與TEOS作為原料的熱CVD法形成，所述等離子體TEOS膜通過使用TEOS作為原料的等離子體CVD法形成，所述第1層間絕緣膜由SiOC膜形成，所述第2層間絕緣膜由具有空隙的SiOC膜形成。
45.如權利要求36所述的半導體器件的制造方法，其特征在于，所述第1層布線、所述第2層布線及所述多層布線由以銅膜作為主成分的銅布線構成， 還包括在形成有所述第1層布線的所述第1層間絕緣膜與所述第2層間絕緣膜之間形成銅擴散防止膜的工序，所述銅擴散防止膜防止構成所述銅布線的銅原子的擴散。
46.如權利要求45所述的半導體器件的制造方法，其特征在于，所述銅擴散防止膜由包括碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一種的膜形成。
47.如權利要求36所述的半導體器件的制造方法，其特征在于， 所述(h)工序包括下述工序，(hi)工序，形成由SiOC膜、HSQ膜、或者MSQ膜中的任一種膜構成的第3層間絕緣膜， 形成布線使其埋入到所述第3層間絕緣膜中，和(h2)工序，在所述第3層間絕緣膜的上層形成第4層間絕緣膜，所述第4層間絕緣膜由氧化硅膜、SiOF膜、或者TEOS膜中的任一種膜構成，且形成布線使其埋入到所述第4層間絕緣膜中。
48.如權利要求36所述的半導體器件的制造方法，其特征在于，所述(h)工序中形成的設置有所述多層布線的層間絕緣膜，均為楊氏模量高于所述第 1層間絕緣膜及所述第2層間絕緣膜的高楊氏模量膜。
49.一種半導體器件，其特征在于，具有(a)具有焊盤的半導體芯片，和(b)對所述半導體芯片進行封裝的封裝體，所述封裝體具有至少將所述半導體芯片的形成MISFET的一側即主面側的一部分進行封固的樹脂體，所述半導體芯片具有 (al)半導體基板，(a2)設置在所述半導體基板上的所述MISFET，(a3)設置在覆蓋所述MISFET的所述半導體基板上的層間絕緣膜，(a4)貫通所述接觸層間絕緣膜、與所述MISFET進行電連接的第1柱塞，(a5)在設置有所述第1柱塞的所述接觸層間絕緣膜上設置的第1層間絕緣膜，(a6)設置在所述第1層間絕緣膜內、與所述第1柱塞電連接的第1層布線，(a7)在設置有所述第1層布線的所述第1層間絕緣膜上設置的第2層間絕緣膜，(a8)設置在所述第2層間絕緣膜內、與所述第1層布線電連接的第2柱塞， (a9)設置在所述第2層間絕緣膜內、與所述第2柱塞電連接的第2層布線， 所述接觸層間絕緣膜由氧化硅膜、SiOF膜、或者TEOS膜中的任一種膜構成， 所述第1層間絕緣膜由SiOC膜、HSQ膜、或者MSQ膜中的任一種膜構成， 所述第2層間絕緣膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ 膜中的任一種膜構成。
50.如權利要求49所述的半導體器件，其特征在于，所述封裝體具有表面具有端子的布線基板，所述半導體芯片搭載在所述布線基板上， 并且，設置在所述布線基板上的所述端子與設置在所述半導體芯片上的所述焊盤通過金屬絲連接，以覆蓋所述半導體芯片的方式設置所述樹脂體。
51.如權利要求49所述的半導體器件，其特征在于， 所述封裝體具有表面具有端子的布線基板，在所述半導體芯片上，設置有與所述焊盤電連接的凸點電極，在所述布線基板上搭載所述半導體芯片，使所述布線基板的所述端子與形成在所述半導體芯片上的所述凸點電極接觸，以對連接所述布線基板與所述半導體芯片的所述凸點電極進行封固的方式，設置所述樹脂體。
52.如權利要求49所述的半導體器件，其特征在于，所述封裝體具有裸片焊盤和配置在所述裸片焊盤周圍的導線，所述半導體芯片搭載在所述裸片焊盤上，并且，所述導線與設置在所述半導體芯片上的所述焊盤通過金屬絲連接， 以覆蓋所述半導體芯片的方式設置所述樹脂體。
53.如權利要求49所述的半導體器件，其特征在于，還具有 在所述第2層間絕緣膜上由SiOC膜構成的損壞保護膜，和設置在所述損壞保護膜上的銅擴散防止膜，所述銅擴散防止膜選自SiN膜、SiCN膜及 SiC 膜。
54.如權利要求53所述的半導體器件，其特征在于，所述銅擴散防止膜為由第1膜和第2膜構成的第1層合膜，所述第1膜選自SiCN膜或 SiN膜，所述第2膜設置在所述第1膜上，選自SiCO膜、氧化硅膜或TEOS膜。
55.如權利要求M所述的半導體器件，其特征在于，還具有設置在所述第2層間絕緣膜上的、由SiOC膜、HSQ膜、或者MSQ膜中的任一種膜構成的第3層間絕緣膜，埋入到所述第3層間絕緣膜中的布線，設置在所述第3層間絕緣膜的上層的、由氧化硅膜、SiOF膜、或者TEOS膜中的任一種膜構成的第4層間絕緣膜，和埋入到所述第4層間絕緣膜中的布線。
56.如權利要求49所述的半導體器件，其特征在于，所述接觸層間絕緣膜由臭氧TEOS膜和等離子體TEOS膜的層合膜形成，所述等離子體 TEOS膜設置在所述臭氧TEOS膜上，通過等離子體CVD法形成，所述第1層間絕緣膜由SiOC膜形成，所述第2層間絕緣膜由具有空隙的SiOC膜形成。
57.如權利要求49所述的半導體器件，其特征在于，所述第1層布線及所述第2層布線由以銅膜作為主成分的銅布線構成， 進而，在形成了所述第1層布線的所述第1層間絕緣膜與所述第2層間絕緣膜之間具有銅擴散防止膜，所述銅擴散防止膜防止構成所述銅布線的銅原子的擴散，存在于所述第1層間絕緣膜與所述半導體基板之間的絕緣膜，均具有所述接觸層間絕緣膜的楊氏模量以上的楊氏模量。
58.如權利要求57所述的半導體器件，其特征在于，所述銅擴散防止膜由包括碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一種的膜形成。
59.一種半導體器件的制造方法，其特征在于，包括下述工序，(a)工序，在半導體基板上形成MISFET，(b)工序，在所述覆蓋MISFET的所述半導體基板上形成接觸層間絕緣膜，(c)工序，在所述接觸層間絕緣膜內形成第1柱塞，將所述第1柱塞與所述MISFET電連接，(d)工序，在形成有所述第1柱塞的所述接觸層間絕緣膜上形成第1層間絕緣膜，(e)工序，形成埋入到所述第1層間絕緣膜內的第1層布線，將所述第1層布線與所述第1柱塞電連接，(f)工序，在形成有所述第1層布線的所述第1層間絕緣膜上形成第2層間絕緣膜，(g)工序，形成埋入到所述第2層間絕緣膜內的第2柱塞及第2層布線，將所述第2層布線與所述第1層布線經所述第2柱塞進行電連接，(h)工序，在所述第2層間絕緣膜上進一步形成多層布線，和(i)工序，在所述多層布線的最上層布線上形成鈍化膜，所述接觸層間絕緣膜由氧化硅膜、SiOF膜、或者TEOS膜中的任一種膜形成， 所述第1層間絕緣膜由SiOC膜、HSQ膜、或者MSQ膜中的任一種膜形成， 所述第2層間絕緣膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ 膜中的任一種膜形成。
60.如權利要求59所述的半導體器件的制造方法，其特征在于， 在所述(f)工序與(g)工序之間，包括下述工序，(m)工序，在所述第2層間絕緣膜上形成由SiOC膜構成的損壞保護膜，和 (η)工序，在所述損壞保護膜上形成由TEOS膜或氧化硅膜構成的CMP保護膜， 在所述(g)工序中，通過CMP法除去所述CMP保護膜上的金屬、所述CMP保護膜及所述損壞保護膜的一部分，由此形成所述第2層布線。
61.如權利要求59所述的半導體器件的制造方法，其特征在于，還包括(ο)工序，在所述第1層間絕緣膜與所述第2層間絕緣膜之間設置由第1膜和第2膜構成的第1層合膜，所述第1膜選自SiCN膜或SiN膜，所述第2膜設置在所述第1 膜上，選自SiCO膜、氧化硅膜或TEOS膜， 在所述(g)工序中，形成所述第2柱塞用的第2柱塞孔，使所述第1層合膜露出，之后形成所述第2層布線用的槽。
62.如權利要求60所述的半導體器件的制造方法，其特征在于， 所述(g)工序包括下述工序，(gl)工序，通過蝕刻所述CMP保護膜、所述損壞保護膜及所述第2層間絕緣膜，露出所述第1層合膜，形成所述第2柱塞孔，(g2)工序，進行蝕刻使所述損壞保護膜露出，由此在所述CMP保護膜上形成與所述第2 層布線對應的槽用圖案，(g3)工序，通過灰化，除去用于形成所述槽用圖案的抗蝕劑圖案，和 (g4)工序，通過蝕刻使用所述槽用圖案在所述第2層間絕緣膜上形成與所述第2層布線對應的槽，同時除去所述第2柱塞孔的底部的所述第1層合膜，由此露出所述第1層布線。
63.如權利要求62所述的半導體器件的制造方法，其特征在于， 所述鈍化膜包括氮化硅膜，存在于所述第1層間絕緣膜與所述半導體基板之間的絕緣膜，均具有所述接觸層間絕緣膜的楊氏模量以上的楊氏模量。
64.如權利要求59所述的半導體器件的制造方法，其特征在于，所述接觸層間絕緣膜由臭氧TEOS膜和等離子體TEOS膜的層合膜形成，所述臭氧TEOS 膜通過使用臭氧與TEOS作為原料的熱CVD法形成，所述等離子體TEOS膜通過使用TEOS作為原料的等離子體CVD法形成，所述第1層間絕緣膜由SiOC膜形成，所述第2層間絕緣膜由具有空隙的SiOC膜形成。
65.如權利要求59所述的半導體器件的制造方法，其特征在于，所述第1層布線、所述第2層布線及所述多層布線由以銅膜作為主成分的銅布線構成， 還包括在形成有所述第1層布線的所述第1層間絕緣膜與所述第2層間絕緣膜之間形成銅擴散防止膜的工序，所述銅擴散防止膜防止構成所述銅布線的銅原子的擴散。
66.如權利要求65所述的半導體器件的制造方法，其特征在于，所述銅擴散防止膜由含有碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一種的膜形成。
67.如權利要求59所述的半導體器件的制造方法，其特征在于， 所述(h)工序包括下述工序，(hi)工序，形成由SiOC膜、HSQ膜、或者、MSQ膜中的任一種膜構成的第3層間絕緣膜， 形成布線使其埋入到所述第3層間絕緣膜中，和(h2)工序，在所述第3層間絕緣膜的上層形成第4層間絕緣膜，所述第4層間絕緣膜由氧化硅膜、SiOF膜、或者TEOS膜中的任一種膜構成，且形成布線使其埋入到所述第4層間絕緣膜中。
68.如權利要求59所述的半導體器件的制造方法，其特征在于，所述(h)工序中形成的設置有所述多層布線的層間絕緣膜均為楊氏模量高于所述第1 層間絕緣膜及所述第2層間絕緣膜的高楊氏模量膜。
69.一種半導體器件，其特征在于，具有 (al)半導體基板，(a2)設置在所述半導體基板上的所述MISFET，(a3)設置在覆蓋所述MISFET的所述半導體基板上的層間絕緣膜，(a4)貫通所述接觸層間絕緣膜、與所述MISFET電連接的第1柱塞， (a5)在設置有所述第1柱塞的所述接觸層間絕緣膜上設置的第1層間絕緣膜， (a6)設置在所述第1層間絕緣膜內的、與所述第1柱塞電連接的第1層布線， (a7)在設置有所述第1層布線的所述第1層間絕緣膜上設置的第2層間絕緣膜， (a8)設置在所述第2層間絕緣膜內的、與所述第1層布線電連接的第2柱塞，和 (a9)設置在所述第2層間絕緣膜內的、與所述第2柱塞電連接的第2層布線， 所述接觸層間絕緣膜由氧化硅膜、SiOF膜、或者TEOS膜中的任一種膜構成， 所述第1層間絕緣膜由SiOC膜、HSQ膜、或者MSQ膜中的任一種膜構成， 所述第2層間絕緣膜由具有空隙的SiOC膜、具有空隙的HSQ膜、或者具有空隙的MSQ 膜中的任一種膜構成。
70.如權利要求69所述的半導體器件，其特征在于，還具有 在所述第2層間絕緣膜上由SiOC膜構成的損壞保護膜，和設置在所述損壞保護膜上的銅擴散防止膜，所述銅擴散防止膜選自SiN膜、SiCN膜及 SiC 膜。
71.如權利要求70所述的半導體器件，其特征在于，所述銅擴散防止膜為由第1膜和第2膜構成的第1層合膜，所述第1膜選自SiCN膜或 SiN膜，所述第2膜設置在所述第1膜上，選自SiCO膜、氧化硅膜或TEOS膜。
72.如權利要求69所述的半導體器件，其特征在于，還具有設置在所述第2層間絕緣膜上的、由SiOC膜、HSQ膜、或者MSQ膜中的任一種膜構成的第3層間絕緣膜，埋入到所述第3層間絕緣膜中的布線，設置在所述第3層間絕緣膜的上層的、由氧化硅膜、SiOF膜、或者TEOS膜中的任一種膜構成的第4層間絕緣膜，和埋入到所述第4層間絕緣膜中的布線。
73.如權利要求69所述的半導體器件，其特征在于，所述接觸層間絕緣膜由臭氧TEOS膜和等離子體TEOS膜的層合膜形成，所述等離子體 TEOS膜設置在所述臭氧TEOS膜上，通過等離子體CVD法形成，所述第1層間絕緣膜由SiOC膜形成，所述第2層間絕緣膜由具有空隙的SiOC膜形成。
74.如權利要求69所述的半導體器件，其特征在于，所述第1層布線及所述第2層布線由以銅膜作為主成分的銅布線構成， 進而，在形成了所述第1層布線的所述第1層間絕緣膜與所述第2層間絕緣膜之間具有銅擴散防止膜，所述銅擴散防止膜防止構成所述銅布線的銅原子的擴散，存在于所述第1層間絕緣膜與所述半導體基板之間的絕緣膜，均具有所述接觸層間絕緣膜的楊氏模量以上的楊氏模量。
75.如權利要求74所述的半導體器件，其特征在于，所述銅擴散防止膜由包括碳化硅膜、碳氮化硅膜、或者SiCO膜中的任一種的膜形成。
全文摘要
本申請發明的目的在于提供一種提高半導體器件可靠性的技術，即使在層間絕緣膜的一部分中使用介電常數低于氧化硅膜的低介電常數膜的情況下，也能夠提高半導體器件可靠性。具體而言，為了實現所述目的，由中楊氏模量膜形成構成第1精細層的層間絕緣膜IL1，因此能夠使一體化的高楊氏模量層(半導體基板1S與接觸層間絕緣膜CIL)與構成第2精細層的層間絕緣膜(低楊氏模量膜、低介電常數膜)IL2不直接接觸地分離，能夠分散應力。結果能夠防止由低楊氏模量膜構成的層間絕緣膜IL2的膜剝離，能夠提高半導體器件的可靠性。
文檔編號H01L21/768GK102379036SQ20098015849
公開日2012年3月14日 申請日期2009年4月30日 優先權日2009年4月30日
發明者大崎明彥, 松本雅弘, 石井敦司, 藤澤雅彥 申請人:瑞薩電子株式會社