專利名稱：半導體集成電路的電源布線構造的制作方法
技術領域：
本發明涉及將配置于相互不同的布線層的電源布線之間用通孔(via)電連接的半導體集成電路的電源布線構造。
背景技術：
在現有技術中，在半導體集成電路中，作為將配置于相互不同的兩個布線層的兩條電源布線之間用通孔電連接的構造，使用了多疊層孔(multi stack via)的電源布線構造被熟知。以下，利用圖11，對該現有的電源布線構造進行說明。圖11表示LSI布線層的剖面圖，圖13表示其平面圖。在這些圖中，Ll L4是第 1 第4布線層，51是配置于所述第1布線層Ll的第1電源布線，52是配置于所述第4布線層L4的第4電源布線。在將第1電源布線51和第4電源布線52連接為1條電源布線時，在第2及第3布線層L2、L3中，配置有用于連接這兩條電源布線51、52的第2布線53 及第3布線M，在3個絕緣層Il 13中分別配置有第1 第3通孔56、57、58。所述第2 及第3布線5354和第1 第3通孔56 58具有圖13的俯視圖所示的形狀，通孔56 58是分別在圖13的上下方向靠近排列了兩個的多(在該圖中為雙)通孔，并且與該多通孔連接的布線53、54以從平面來觀察所述雙通孔時包含于其內部的方式，在縱向和橫向較寬地形成。并且，從圖11可知，由位于1條垂直線上的第1通孔56、第2布線53、第2通孔57、 第3布線M、第3通孔58，構成在同一垂直線上堆積起來的形狀的1個多疊層孔，將該多疊層孔作為1個單元，在該圖中形成了 5個單元，通過它們來連接所述第1電源布線51和第 4電源布線52，使其成為電連接的1條電源布線。并且，在專利文獻1中，通過計算在第1及第2電源布線51、52間流過的電流量， 根據該電流量算出必要最小限度的單元的個數，并去掉不需要的通孔，由此來增加布線資源，如圖11所例示的那樣，在5個單元之間配置第2布線層L2的信號布線62，來提高布線效率，從而實現了布線性的提高。另一方面，與所述電源布線構造不同，作為信號布線的連接構造，如非專利文獻1 所記載的那樣，開發了無邊通孔(borderless via)。該無邊通孔是沒有像所述圖13所示的多通孔那樣的作為在DFM(Design For Manufacture)方面作為主流的多余的較寬的布線區域的焊盤部分的通孔，通過半導體的制造工藝的進化，能夠更精確地將通孔和布線形成于規定位置，因此是將通孔的縱向及橫向的長度設定得大致等于與通孔連接的布線的縱向及橫向的長度的通孔。專利文獻1 JP特開2003-86681號公報非專利文獻1 :SEMI日本出版“半導體工藝教本”P362 363另外，在所述半導體集成電路的電源布線構造中，配置許多多疊層孔的理由在于， 為了 IR-DROP對策和電遷移(electro-migration)(以下，稱作EM)對策，為了減小到目標單元為止的電壓下降、或消除通孔部分的斷線。
但是，從與IR-DROP對策和EM對策不同觀點的高集成化設計這個觀點來看所述多疊層孔，將通孔周邊的布線效率最大化、最佳化，仍然存在不充分的情況。利用圖12對此進行詳細說明。圖12是將所述圖11中用〇標記包圍的區域中的多疊層孔及布線的一部分擴大后的圖。在該圖中，60表示布線軌道(track)。在該圖中，表示了 4條布線軌道60，盡管在多疊層孔間存在兩條布線軌道60，但因為存在從布線部突出的較寬的焊盤(pad)部61、61，所以為了遵守與布線寬度相同的分離規則(s印aration rule)，在多疊層孔間只能通過1條布線62。這從所述圖13的俯視圖來看則更加明顯。在該圖中，若使橫向軌道為6條，縱向軌道為3條，則在多(在該圖中為雙)疊層孔附近，到接近的縱向及橫向的布線軌道為止的分離寬度原本是到通孔58為止的距離So，但因為布線M的焊盤部61的存在，而成為比所述距離So短了焊盤部的長度的距離&c，因此在縱向軌道中原本能夠布線的軌道1、3也無法布線，在橫向軌道中原本能夠布線的軌道B、E也無法布線，結果能夠使用于信號布線的布線資源原本能夠在縱向確保2條、在橫向確保4條，但被限制為在縱向0條、在橫向2條。
發明內容
因此，本發明者們著眼于在所述信號布線中采用的無邊通孔，作為半導體集成電路的電源布線構造，研究了使電源布線的通孔為單個且應用疊層的無邊通孔的構造。在具有該單無邊疊層孔的電源布線構造中，沒有多疊層孔所具有的焊盤部，布線效率提高，能夠實現布線性的提高，另一方面，考慮到IRDROP對策和EM對策，關于IR-DROP對策，在圖4 (b) 所示的現有的多疊層孔構造中，到目標單元40為止的電源布線長度較長從而寄生電阻變大，但在該圖(a)所示的單無邊疊層孔中，該單無邊疊層孔配置為與該圖(b)相比通孔間隔較寬的散布狀，單無邊疊層孔位于目標單元40的附近，因此能夠縮短到目標單元40為止的電源布線長度，與多疊層孔構造相比減小了 IR-DR0P。此外，關于被通孔部限速(律束)的 EM，可以認為只要通孔的個數為相同個數則EM特性不論單通孔還是多通孔都相同。因此， 知道了采用單無邊疊層孔構造作為電源布線構造，也能夠在良好地確保IR-DROP對策和EM 對策的同時，提高布線效率從而實現布線性的提高。根據以上的研究，本申請發明，作為半導體集成電路的電源布線構造，為了連接相互不同的布線層的電源布線之間而采用單無邊疊層孔構造，在良好地確保IR-DROP對策和 EM對策的同時，提高布線效率從而實現布線性的提高。即，本發明的半導體集成電路的電源布線構造的特征在于，具備電源布線，其配置于中間至少夾著1個中間布線層的兩個相互不同的布線層；和單無邊疊層孔，其將配置于所述兩個布線層的電源布線之間電連接而構成布線連接部。本發明的特征在于，在所述半導體集成電路的電源布線構造中，構成所述布線連接部的單無邊疊層孔具有單通孔，其分別配置于位于所述兩個布線層之間的兩個以上的絕緣層；和布線，其配置于所述中間布線層，具有與所述各絕緣層的單通孔相同的剖面形狀，所述各絕緣層的各單通孔和所述中間布線層的布線以在同一垂直線上交替重疊的狀態電連接而構成單元。本發明的特征在于，在所述半導體集成電路的電源布線構造中，所述單無邊疊層孔的單元由如下部分構成單通孔，其在3個絕緣層上分別配置1個；和布線，其在所述3個絕緣層所夾著的兩個中間布線層上分別配置1條。本發明的特征在于，在所述半導體集成電路的電源布線構造中，形成多條所述單無邊疊層孔的單元，所述各單元間的間隔為等間隔。本發明的特征在于，在所述半導體集成電路的電源布線構造中，形成多條所述單無邊疊層孔的單元，所述各單元間的間隔為等間隔和不等間隔混合存在。本發明的特征在于，在所述半導體集成電路的電源布線構造中，形成多條所述單無邊疊層孔的單元，在所述多條單元中的相鄰的任意2條單元間的區域中配置信號布線。本發明的特征在于，在所述半導體集成電路的電源布線構造中，所述單無邊疊層孔和所述信號布線的間隔等于所述信號布線和與該信號布線相鄰的其他信號布線的間隔。本發明的特征在于，在所述半導體集成電路的電源布線構造中，具備所述單無邊疊層孔，其構成所述布線連接部；和多疊層孔，其將配置于所述兩個布線層的電源布線之間電連接而構成其他布線連接部。本發明的特征在于，在所述半導體集成電路的電源布線構造中，所述多疊層孔具有通孔，其在位于所述兩個布線層之間的兩個以上的絕緣層中分別配置多個；和布線，其配置于所述中間布線層，以從平面來觀察所述各絕緣層的多個通孔時包含于內部的方式具有焊盤部，所述各絕緣層的多個通孔和所述中間布線層的布線以在同一垂直線上交替重疊的狀態電連接。本發明的特征在于，在所述半導體集成電路的電源布線構造中，構成所述布線連接部的所述單無邊疊層孔配置于信號布線區域，構成所述其他布線連接部的所述多疊層孔配置于信號沒有被布線的非布線區域。本發明的特征在于，在所述半導體集成電路的電源布線構造中，構成所述其他布線連接部的所述多疊層孔配置于信號布線區域中的信號布線密度為規定密度的區域，構成所述布線連接部的所述單無邊疊層孔配置于所述信號布線區域中的信號布線密度高于所述規定密度的布線區域。本發明的特征在于，在所述半導體集成電路的電源布線構造中，所述單無邊疊層孔配置于多處，所述多處的單無邊疊層孔間的間隔比所述多疊層孔的同一絕緣層內的多個的通孔間的間隔寬。如上所述，在本發明中，用單無邊疊層孔將相互不同的布線層的電源布線之間電連接，因此與如現有技術這樣具有較寬的焊盤部的多疊層孔相比能夠提高布線效率，能夠實現布線性的提高，其結果，能夠有效地削減芯片面積，并且還能夠良好地維持乃至優化 IR-DROP 和 EM。而且，在現有技術中，很難將多疊層孔周圍的信號布線放在由EDA工具定義的布線軌道上，但能夠將單無邊疊層孔周圍的信號布線良好地放在布線軌道上，與EDA工具之間的親和性也較好。特別是，在本發明中，作為連接兩個電源布線的布線連接部，具備單無邊疊層孔和多疊層孔這2種，因此即使在產生了通孔的OPEN不良的情況下，也能夠有效地抑制電源布線整體的合成電阻值的增大，能夠實現成品率的提高。如上所述，通過本發明的半導體集成電路的電源布線構造，由于采用了單無邊疊層孔構造，因此能夠提高布線效率從而實現布線性的提高，并能夠削減芯片面積，同時能夠良好地維持乃至優化IR-DROP和EM，而且，與EDA工具之間的親和性增加，起到能夠縮短 TAT (TurnAround Time)的效果。特別是，本發明還具備多疊層孔作為布線連接部，因此能夠有效地抑制在產生了通孔的OPEN不良的情況下的電源布線整體的合成電阻值的增大，能夠實現成品率的提高。
圖1是本發明的第1實施方式的半導體集成電路的電源布線構造的主要部分剖面圖。圖2是該電源布線構造的俯視圖。圖3是圖1的電源布線構造的用〇標記包圍的部分的放大圖。圖4(a)是該電源布線構造中的IR-DROP被優化的說明圖，該圖(b)是現有的該電源布線構造中的IR-DROP的說明圖。圖5是用1個芯片構成了具有該電源布線構造的半導體集成電路的俯視圖。圖6是用1個芯片構成了具有現有的電源布線構造的半導體集成電路的俯視圖。圖7是用1個芯片構成了具有本發明的第2實施方式的電源布線構造的半導體集成電路的俯視圖。圖8(a)是表示發生了該電源布線構造所具備的單疊層孔構造中的OPEN不良的情況下的電阻值的變化的圖，該圖(b)是表示發生了該電源布線構造所具備的多疊層孔構造中的OPEN不良的情況下的電阻值的變化的圖。圖9是表示該電源布線構造的作成的流程圖。圖10(a)是具有本發明的第3實施方式的電源布線構造的半導體集成電路的信號布線密度較低的布線區域上的布局圖，該圖(b)是該半導體集成電路的信號布線密度較高的布線區域上的布局圖。圖11是現有的半導體集成電路的電源布線構造的主要部分剖面圖。
圖12是圖11的電源布線構造的用〇標記包圍的部分的放大圖。
圖13是該電源布線構造的俯視圖。
符號說明
1第1電源布線
2第2布線
3第3布線
4第4電源布線
5第1通孔
6第2通孔
7第3通孔
8,20單無邊疊層孔
10、11信號布線
12布線軌道
30信號布線區域
31非布線區域40目標標準單元61焊盤部71通孔75多疊層孔
具體實施例方式(第1實施方式)以下，參照附圖對本發明的第1實施方式進行說明。圖1表示本發明所涉及的半導體集成電路的電源布線構造的剖面圖，圖2表示該俯視圖，舉例說明了 4層布線構造。在這些圖中，Ll是第1布線層、L4是第4布線層、L2及 L3是配置于所述第1及第4這兩個布線層Li、L4之間的第2及第3中間布線層。此外，1是配置于所述第1布線層Ll的第1電源布線、4是配置于所述第4布線層 L4的第4電源布線。在將第1電源布線1和第4電源布線4連接為1條電源布線時，在第 2及第3中間布線層L2、L3上，配置有用于連接這兩條電源布線1、4的第2布線2及第3布線3，在3個絕緣層Il 13上分別配置有第1 第3通孔5、6、7。從圖2所示的俯視圖也可知，第1 第3通孔5 7分別為單通孔，并且與該單通孔連接的第2及第3布線2、3具有與所述單通孔的縱向及橫向的長度相同的縱向及橫向長度而成為同一剖面形狀。即，各單通孔5 7由不具有所述現有的圖13所示的較寬的焊盤部的無邊通孔構成。并且，從圖1可知，由位于1條垂直線上的第1單通孔5、第2布線2、第2單通孔 6、第3布線3、第3單通孔7，構成在同一垂直線上堆積起來的形狀的1個單無邊疊層孔8， 該單無邊疊層孔8構成將所述第1及第4這兩個電源布線1、4電連接的布線連接部。并且，將所述單無邊疊層孔8作為1個單元(柱)，在圖1中形成有5個單元，通過這些單元來連接所述第1電源布線1和第4電源布線4，使其成為電連接的1條電源布線。 此外，雖然在圖1中，將5個單元全部等間隔地形成，但不需要全部等間隔地形成，也可以為等間隔和不等間隔混合存在的形式。此外，所述單元由在3個絕緣層Il 13上各1個的單通孔5 7、和在兩個中間布線層L2、L3上的1條布線2、3構成，但為了采用疊層(堆積) 通孔，只要至少由兩個絕緣層的各單通孔和1個中間布線層的布線構成即可。通過采用所述單無邊疊層孔構造，在本實施方式中，從作為圖1的用〇包圍的部分的放大圖的圖3可知，即使將各單元間的疊層孔的間隔與現有例的圖12配置為相同間隔，因為在無邊通孔5 7上沒有所述現有的圖12所示的焊盤部61，所以在各單元間的位于通孔間的兩條布線軌道12中，即使考慮布線分離規則也能夠分別配置1條信號布線10， 與該現有的圖12的只能配置1條信號布線62的情況相比，布線性提高。此外，從圖2的俯視圖可知，能夠使用于信號布線的布線資源在縱向軌道上為4 條、在橫向軌道上為2條，與現有的圖13所示的例子的在縱向軌道上0條、在橫向軌道上2 條的情況相比，布線性優良。并且，從圖3及圖2的俯視圖也可知，在配置與單無邊疊層孔8的布線2相鄰的信號布線10的情況下，因為該信號布線10配置于布線軌道12上，所以該信號布線10和單無邊疊層孔8的布線2之間的間隔等于該信號布線10和與該信號布線10相鄰的其他信號布線10之間的間隔。與此相對，如表示現有例的圖12那樣在具有焊盤部61的兩個多通孔間即使能夠配置1條信號布線62，該信號布線62也被配置于2條布線軌道60間，而無法配置于布線軌道60上。因此，在本實施方式中，能夠將單無邊疊層孔8周圍的信號布線10配置于布線軌道12上，與EDA工具之間的親和性較好。 而且，在圖2的俯視圖中，在縱向軌道6條、橫向軌道3條所占的規定面積內，配置有兩個單通孔6，與現有的圖13所示的該面積內的多(雙)疊層孔的兩個通孔個數相同。 EM(電遷移)被通孔部限速，可以認為只要其通孔的個數為相同個數，則EM特性無論是單通孔還是多通孔都為相同特性。因此，在本實施方式的單無邊疊層孔構造中，也良好地維持了 EM特性，并有效地減少了在通孔部發生斷線的情況。并且，在圖2的俯視圖中，在所述規定面積內配置了兩個單通孔6，而在本實施方式的單無邊疊層孔構造中，只要在該規定面積內配置兩個單通孔6，則這些單通孔6配置于任何位置都可以，例如也可以將這兩個單通孔6配置為在這些通孔6間只配置1條信號布線10，或者配置為在這些通孔6間配置3條或4條信號布線10。如上所述，在本實施方式中，單無邊疊層孔8的配置位置的任意性較高。因此，在本實施方式中，如圖4(a)所示，能夠將例如4個單通孔6配置于其相互間隔較寬的位置。 其結果，與該圖(b)所示的將構成現有的多疊層孔的4個通孔58相互接近地配置的情況相比，能夠縮短到接受電源提供的目標標準單元40為止的電源布線長度，能夠減小寄生電阻該部分，從而能夠減小并優化IR-DR0P。圖5表示將具有本實施方式的單無邊疊層孔構造的半導體集成電路集成在1個芯片上的概略圖。在該圖中，例示了所有的通孔由單無邊疊層孔20構成，且其個數為M個的情況。圖6表示配置6個現有的由4個通孔70構成的多疊層孔而構成了 1個芯片的半導體集成電路，通孔70的合計個數與圖5同樣地為M個。對比圖5和圖6可知，在具有本實施方式的單無邊疊層孔構造的圖5的半導體集成電路中，與圖6相比能夠在芯片整個面上均勻地配置通孔20，相應地，能夠縮短到接受電源提供的目標單元(在圖5和圖6中未圖示)為止的電源布線長度，能夠減小并優化IR-DR0P。(第2實施方式)接下來，參照附圖，對本發明的第2實施方式進行說明。圖7表示本實施方式的半導體集成電路的電源布線構造。在該圖中，表示了具備如下兩種電源布線構造的半導體集成電路將單無邊疊層孔20散布狀地配置于多個規定位置的電源布線構造；和具備多個由多個(在該圖中為兩個)通孔71構成的多(雙)疊層孔75來作為其他布線連接部的電源布線構造。所述多疊層孔75的詳細的結構，與所述圖 11 圖13所示的結構相同，已經進行了說明，因此省略其說明，但從圖7可知，多個單無邊疊層孔20間的間隔與多疊層孔75的兩個的通孔71相互間的間隔相比當然被設定得較寬。所述單無邊疊層孔20的配置區域是信號布線區域30，所述多疊層孔75的配置區域是信號沒有被布線的非布線區域31。這樣做的理由是因為考慮到在發生了通孔的OPEN 不良的情況下，具有單無邊疊層孔20的電源布線構造的電阻值的增大更大這一點。例如， 如圖8所示，在布線3層、通孔2層的情況下，在該圖(a)所示的單疊層孔構造的情況下，若發生通孔的OPEN不良，則無法在該單元中流過電流，若假設1個通孔的電阻值為R，則兩個單元整體的合成電阻為2R，而在該圖(b)所示的多(雙)疊層孔構造的情況下，兩個通孔間的具有焊盤部的布線起到保險的作用，合成電阻為3/2R，則電阻的下降較少。因此，在1條電源布線中具備單無邊疊層孔構造和多疊層孔構造這2種，即使在產生了通孔的OPEN不良的情況下，也能夠降低并保持該電源布線整體的合成電阻值，從而能夠抑制電源布線不良， 能夠在實現成品率的提高的同時實現信號布線區域30上的布線性的提高。圖9表示圖7所示的2種電源布線構造的作成流程，在步驟Sl中在信號布線區域 30內配置設計上所需個數的單疊層孔20，接著，在步驟S2中在該布線區域30中進行布線的布局處理(布線處理)。之后，在步驟S3中，判別該配置的1個單疊層孔20附近的布線的有無，在不存在布線的情況下，判斷為非布線區域，在步驟S4中配置多疊層孔75。所述步驟S3及S4針對所有的單疊層孔20反復進行，在針對所有的單疊層孔20結束布線的有無判別后，在步驟S5中布線完成。(第3實施方式)接下來，參照附圖，對本發明的第3實施方式進行說明。圖10表示本實施方式的半導體集成電路的電源布線構造。在表示所述第2實施方式的圖7中，在信號布線區域30內只配置了單無邊疊層孔20，但在本實施方式中，采用了在該信號布線區域30內根據信號的布線密度來分別配置單無邊疊層孔和多疊層孔的結構。圖10(a)和(b)都表示信號布線區域的一部分，該圖(a)是雖然在信號布線區域內配置信號布線43、44，但其信號布線密度較低的規定密度的布線區域，表示了空余區域較多的布線區域。在該布線區域中，在所述空余區域中配置多疊層孔75。該多疊層孔75，在該圖中例示了具有兩個通孔(雙通孔)71的結構。另一方面，該圖(b)所示的信號布線區域是配置許多條信號布線45 49，空余區域較少，信號布線密度比該圖(a)所示的布線區域的信號布線密度高的布線區域。在該信號布線密度高的布線區域中，配置單無邊疊層孔20。因此，在本實施方式中，在該圖(b)所示的信號布線密度高的布線區域中，配置單無邊疊層孔20，因此能夠高布線效率地對多條信號布線45 49進行布線。例如，信號布線 47,49能夠不對單無邊疊層孔20的附近不必要地迂回，而用短的布線長度布線。另一方面，在該圖(a)所示的信號布線密度較低的布線區域中，雖然配置多疊層孔75，但因為信號布線43、44的條數較少，空余區域較多，因此這些信號布線的布線路徑的選擇沒有障礙，布線效率較高地被確保。并且，因為所述單無邊疊層孔20和多疊層孔75并聯連接于電源布線(圖1所示的第1及第4電源布線1、4)，所以即使在發生了通孔的OPEN不良的情況下，也如在所述第 2實施方式中詳述的那樣，能夠將電源布線的電阻值保持得較低，能夠提高芯片的成品率。(產業上的可利用性)如上所述，本發明具有單·無邊疊層孔作為將相互不同的布線層的布線之間電連接的布線連接部，因此與具有較寬的焊盤部的雙孔以上的多疊層孔相比布線性較好，能夠實現芯片面積的削減，而且也能夠優化IR-DR0P，同時能夠將單·無邊疊層孔周圍的信號布線可靠地配置于布線軌道，也能夠提高與EDA工具之間的親和性，因此作為多種半導體集成電路的電源布線構造有用。
權利要求
1.一種半導體集成電路的電源布線構造，其特征在于，具備電源布線，其配置于中間至少夾著一個中間布線層的兩個相互不同的布線層；和單無邊疊層孔，其將配置于所述兩個布線層的電源布線之間電連接而構成布線連接部。
2.根據權利要求1所述的半導體集成電路的電源布線構造，其特征在于， 構成所述布線連接部的單無邊疊層孔具有單通孔，其分別配置于位于所述兩個布線層之間的兩個以上的絕緣層；和布線，其配置于所述中間布線層，具有與所述各絕緣層的單通孔相同的剖面形狀， 所述各絕緣層的各單通孔和所述中間布線層的布線以在同一垂直線上交替地重疊的狀態電連接而構成單元。
3.根據權利要求2所述的半導體集成電路的電源布線構造，其特征在于， 所述單無邊疊層孔的單元由如下部分構成單通孔，其在3個絕緣層上分別配置一個；和布線，其在所述3個絕緣層所夾著的兩個中間布線層上分別配置1條。
4.根據權利要求2所述的半導體集成電路的電源布線構造，其特征在于， 形成多條所述單無邊疊層孔的單元，所述各單元間的間隔為等間隔。
5.根據權利要求2所述的半導體集成電路的電源布線構造，其特征在于， 形成多條所述單無邊疊層孔的單元，所述各單元間的間隔為等間隔和不等間隔混合存在。
6.根據權利要求2所述的半導體集成電路的電源布線構造，其特征在于， 形成多條所述單無邊疊層孔的單元，在所述多條單元中的相鄰的任意2個單元間的區域中配置信號布線。
7.根據權利要求6所述的半導體集成電路的電源布線構造，其特征在于，所述單無邊疊層孔和所述信號布線的間隔等于所述信號布線和與該信號布線相鄰的其他信號布線的間隔。
8.根據權利要求1或2所述的半導體集成電路的電源布線構造，其特征在于， 具備所述單無邊疊層孔，其構成所述布線連接部；和多疊層孔，其將配置于所述兩個布線層的電源布線之間電連接而構成其他布線連接部。
9.根據權利要求8所述的半導體集成電路的電源布線構造，其特征在于， 所述多疊層孔具有通孔，其在位于所述兩個布線層之間的兩個以上的絕緣層中分別配置多個；和布線，其配置于所述中間布線層，以從平面來觀察所述各絕緣層的多個通孔時包含于內部的方式具有焊盤部，所述各絕緣層的多個通孔和所述中間布線層的布線以在同一垂直線上交替地重疊的狀態電連接。
10.根據權利要求8或9所述的半導體集成電路的電源布線構造，其特征在于，構成所述布線連接部的所述單無邊疊層孔配置于信號布線區域，構成所述其他布線連接部的所述多疊層孔配置于信號沒有被布線的非布線區域。
11.根據權利要求8或9所述的半導體集成電路的電源布線構造，其特征在于， 構成所述其他布線連接部的所述多疊層孔配置于信號布線區域中的信號布線密度為規定密度的區域，構成所述布線連接部的所述單無邊疊層孔配置于所述信號布線區域中的信號布線密度高于所述規定密度的布線區域。
12.根據權利要求10或11所述的半導體集成電路的電源布線構造，其特征在于， 所述單無邊疊層孔配置于多處，所述多處的單無邊疊層孔間的間隔比所述多疊層孔的同一絕緣層內的多個的通孔間的間隔寬。
全文摘要
在半導體集成電路的電源布線構造中，具有單無邊疊層孔(20)，其將相互不同的兩個布線層的電源布線之間電連接而構成布線連接部；和多疊層孔(75)，其起到將所述電源布線之間電連接的其他布線連接部的作用且具有較寬的焊盤部。所述單無邊疊層孔(20)配置于信號的布線密度高的布線區域，所述多疊層孔(75)配置于信號布線密度低的布線區域。因此，信號布線密度高的區域上的布線效率變高，布線性提高，能夠實現芯片的小面積化，并且能夠增加與EDA工具之間的親和性，還能夠優化IR-DROP。
文檔編號H01L21/82GK102282667SQ20098015490
公開日2011年12月14日 申請日期2009年8月26日 優先權日2009年1月20日
發明者武島秀明 申請人:松下電器產業株式會社